【Verilog】 記述言語で論理設計Project14 【VHDL】

1 名前：774ワット発電中さん [2016/08/08(月) 08:14:48.93 ID:Lhv7D4dX.net] HDLの処理系も、それを実際に動かすシミュレータ・評価基板も、 安価で入手できるようになってきました。 このスレが目に入ったお嬢さん! HDLで何か作って遊んでみませんか。 日曜工作のHDL書き、学生さん、プロの方、主婦の方、カキコお待ちしております。 関連情報は >2-10 あたり。 入れ食いキーワード ・Nios、MicroBraze ・Artix-7、Kintex-7、Virtex-7、ハードコアCPU内蔵 Zynq-7000 前スレ (直近スレのみ) 2012/11/03〜 【Verilog】 記述言語で論理設計Project12 【VHDL】 uni.2ch.net/test/read.cgi/denki/1351913871/ 2011/12/07〜 Project11 uni.2ch.net/test/read.cgi/denki/1323187568/ 2010/09/17〜 Project10 kamome.2ch.net/test/read.cgi/denki/1284652343/ ※前スレ rio2016.2ch.net/test/read.cgi/denki/1394091422/ 534 名前：774ワット発電中さん mailto:sage [2017/02/26(日) 16:27:35.61 ID:7nOzFEkY.net] ここは個人的な日記帳なのかな 535 名前：774ワット発電中さん [2017/02/26(日) 18:41:51.49 ID:xXmYr/+l.net] >514 reg、Wireの弁別の怪しさを改善したつもりの 　System VerilogだとLogicが使える筈なのだが、テストベンチのTemplateWriter が使えなくなるという情けないコンパイラ。 536 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/27(月) 01:57:23.79 ID:qMGHu+G+.net] ツッコミどころ満載の初心者ソース何とかしろ 537 名前：774ワット発電中さん mailto:sage [2017/02/27(月) 04:58:50.61 ID:WyvSpZ40.net] 誰だって最初は初心者だろ それともお前は生まれた時からVerilogHDLしゃべってたのか？ 538 名前：774ワット発電中さん mailto:sage [2017/02/27(月) 07:33:18.22 ID:PmQO1qtA.net] >>518 NC-Verilog（Native Conversation Verilog）の人だなｗｗｗ 539 名前：774ワット発電中さん mailto:sage [2017/02/27(月) 09:20:29.32 ID:ysUVAV4/.net] カウンタを一つ多く回して、理由がわからずにハマる。 初心者あるあるですねぇ。 540 名前：774ワット発電中さん [2017/02/27(月) 11:02:51.25 ID:/f9oldZT.net] >always @() ... の中では、　左辺は reg しか許されない alwaysを組み合わせロジックに使うのは気持ち悪い。 Functionの方がいい。 でもFunctionも制約が多い。結局のところごく小さなもの以外は使えない。 そこで新たなルールを考えた。 １．moduleを積極的に使う。 　module毎にファイル分けをするんが普通ぽいが一つのファイルにmoduleを 　10個おいても何ら問題ない。 　一つのファイルにはメインとなるのが一つあって、それ以外にこういうサブ的に 　つかうのをLocalモジュールとする。 　 ２．alwaysを組み合わせロジックに使わない 　勘ちがいがおきやすい。間違いを誘発する。 　組み合わせロジックはFunctionを使うことにする。しかしFunctionで表現しきれない 　場合はmoduleにする。 ローカルモジュールの例 module bus_sel( input [2:0] sel, input [7:0] a, input [7:0] b, input [7:0] c, input [7:0] d, output [7:0] out ); assign out = sel[2] ? d : sel[1] ? c : sel[0] ? a : b; endmodule モジュール� 541 名前：ﾉするメリット 　RTL　Viewerで綺麗に表現されるという★絶大なメリットがある。 なのでAlwaysやFunctionを使わずにモジュール化したほうがいい。 [] [ここ壊れてます] 542 名前：774ワット発電中さん mailto:sage [2017/02/27(月) 11:08:56.48 ID:NXVOo0vJ.net] >>521 SystemVerilogを使う。 543 名前：774ワット発電中さん [2017/02/27(月) 11:39:18.58 ID:/f9oldZT.net] >522 どんなメリットがある？　大したメリットがないように思うが、、 テストベンチではSystemVerilogはかなり改善されて強力になっているので SystemVerilogをつかうのが当然だと思う。 544 名前：774ワット発電中さん mailto:sage [2017/02/27(月) 12:08:38.09 ID:bgn9qdcV.net] ２ちゃんの書き込みを真に受けないほうがいいよ。 545 名前：774ワット発電中さん mailto:sage [2017/02/27(月) 12:08:56.77 ID:NXVOo0vJ.net] >>523 logicでreg, wireの意味のない使い分けをせずに済むし、always_combを使えば確実に組み合わせ回路を記述できる。 546 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/27(月) 12:26:39.34 ID:qMGHu+G+.net] >>518 そうだよ。ボキュの親に確認したらわかるよん 547 名前：774ワット発電中さん mailto:sage [2017/02/27(月) 16:47:13.11 ID:WyvSpZ40.net] >>526 確認するから親の名前と住所と電話番号を教えてくれ お前に兄弟がいる可能性もあるからお前の名前も併せて教えてくれ 548 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/27(月) 17:34:27.74 ID:mUqZUYi6.net] >>527 2ｃｈの管理者への問い合わせも出来ないのか 549 名前：774ワット発電中さん [2017/02/27(月) 18:02:10.30 ID:/f9oldZT.net] >525 　そういうことですか。 実はSystemVerilogでコンパイルはしていたのだが、TestBenchのテンプレートが できないのでまたもとに戻してしまった。 しかーーし、それとは別にVeriloｇはヤバいね。多分SystemVerilogに変えた方がいいね。 たとえば、2portramの出力が８ビットあるのにどうしても上位の７bitが消えてしまう。 あちこち回路をぶった切って最終的に突き詰めたら そしたら原因はwire宣言の忘れだった。というか宣言しなくてもいいはずだよね。 一か所だけ宣言漏れがあって wire [7:0] qdout; これをついかしたら治った。 多分TOPレベルのワイヤー定義ってなくても接続してるしエラーは出ないが、時に トンデモナイことが起きるように設計されている。verilogだと。 恐ろしや。ベテランの皆さんはこんなもんでよく開発をやってるなー。 SystemVerilogにはこんなのがないことを期待して、、、、原因究明したので今日は 映画見に行くぞ。LA　LA　LAND 550 名前：774ワット発電中さん [2017/02/27(月) 18:16:07.34 ID:/f9oldZT.net] 513のエラーってひょっとすると？：のビット数制限ではなくて、Wire宣言の漏れ とかかな？　不可解なことが起こり過ぎ。ｗ 551 名前：774ワット発電中さん mailto:sage [2017/02/27(月) 18:17:56.23 ID:D4qa9je0.net] 昨日のヤツか？ そんなレベルなら、エラーうんぬん以前に warning が山のように出てんだろ それを無視して、 エラーさえ無けりゃOK ってか？ 単に、オマエが無知だけだ 552 名前：774ワット発電中さん [2017/02/27(月) 18:53:08.92 ID:/f9oldZT.net] 確かに。見る気が失せるほどワーニングが出てるな。 Warning (10036): Verilog HDL or VHDL warning at Z_addctl.v(157): object "baka" assigned a value but never read wire baka; assign maddx = f_maddx(run,phase,ct3600); assign {baka,madd} = f_madd(maddx); こういう馬鹿避けの部分ってワーニングのサプレスできんの？ 553 名前：774ワット発電中さん [2017/02/27(月) 19:07:47.26 ID:/f9oldZT.net] Warning (332060): Node: gclk was determined to be a clock but was found without an associated clock assignment. assinmentediterでGlobal Signal Global Clockをアサインしてるのに何でWarning がでるん。ｗ 554 名前：774ワット発電中さん [2017/02/27(月) 19:12:25.23 ID:/f9oldZT.net] というかだれも答えられんやろ？　だいたい作ってるAlteraですら分からんだろから にWar 555 名前：aningなんて全部潰せるわけがない。ｗ どうせぐちゃぐちゃのつぎはぎだらけのプログラムで誰一人として全容を理解して いない。行き当たりばったりのつぎはぎだらけのコンパイラなんだから、Warninｇ なんて細かいことを言っていたら先へすすまんよ。 　 [] [ここ壊れてます] 556 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/27(月) 19:40:48.70 ID:bFoItma9.net] >>534 誰もわからないだろと自慢したら、誰も答えてくれない。 その企業さんで、猿山にのぼっていると思っていらっしゃるのならば、幸せで裏山しいですね。 557 名前：774ワット発電中さん mailto:sage [2017/02/27(月) 20:29:37.35 ID:5RCVA99P.net] 愚痴って見苦しいよな 558 名前：774ワット発電中さん [2017/02/27(月) 21:20:42.49 ID:/f9oldZT.net] 教えると上達するんだぜ。ｗ 教え上手な人は本質をついているから分かりやすい。しかも人としてのレベルも高い。 まあ人としても上達するんだね。ｗ 559 名前：774ワット発電中さん [2017/02/27(月) 21:41:28.52 ID:lafFc56n.net] 教えられた方は上達しない。 自分で考える能力が、元々無いのに余計育たなくなってしまうのさ。 560 名前：774ワット発電中さん [2017/02/27(月) 22:06:08.50 ID:z7vnK5up.net] HDLの処理系と統合開発環境の使い方がまだよくわからん 時間がたら〜〜〜〜ん ああああああああああああああああ FPGAの勉強がしたい...... 561 名前：774ワット発電中さん [2017/02/27(月) 22:09:06.89 ID:z7vnK5up.net] メーカー指定のケーブルじゃなく FT2232で書き込もうとして電圧レベル間違えて Verilog がいかんのかチップがいかれたのかわからんくなった はじめてのチップで初めての言語を勉強するのつかれるw 562 名前：774ワット発電中さん mailto:sage [2017/02/27(月) 22:52:23.14 ID:UTmP74a/.net] >> Verilog がいかんのかチップ・・・ + Config　間違えてるのか １万円ぐらいだから、素直にTerasicでも買えよ 563 名前：774ワット発電中さん mailto:sage [2017/02/28(火) 00:13:22.77 ID:I79IBZUL.net] >> Verilog がいかんのかチップ・・・ + Config　間違えてるのか 3万円ぐらいだから、素直にUSB blaster買えよ 564 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/28(火) 05:07:19.99 ID:Dcm9oVfw.net] MAX232C のチップとか使ったことないのか。中学生のころアキバでかっただろう。そして、秋月へ。 565 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/28(火) 05:09:13.61 ID:Dcm9oVfw.net] >>540 Verilogがいかんのか、シミュレーターでわかるだろ。 試験仕様書を書いて、テストパターン何個つくったのかと小一時間。 566 名前：774ワット発電中さん mailto:sage [2017/02/28(火) 05:11:02.82 ID:Vgpn6quz.net] 新しい言語勉強してワクワクなのにダルイ仕様書なんか書くわけねーだろ お前バカじゃねーの？ いやバカだろ 567 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/28(火) 05:22:49.85 ID:Dcm9oVfw.net] なんだ。 ただの趣味か。 バカはバカ同士で仲良くやってなよ。 568 名前：774ワット発電中さん [2017/02/28(火) 05:56:55.70 ID:T1Asao5M.net] >540 同士よ。出だしで躓いておるなー。ｗ Max10、ライター、DVD付、FPGA電子工作スーパーキット 俺はCQのこれ買った。 潰したのなら、CQをもう一冊かったら？ 苦労した分勉強になるで。　素直には動かんけど。ｗ CQのハードはすっと動くことはあまりないな。情報が洩れていたり欠けて いたり、ハードに問題があったり、誤植があったりと、、、 いざ動かそうと思ったら、クロックがついてない。メモリーが付いてない。 コネクターがついていないというパチモン以下。ｗ 　やっと全部そろえて電源を入れたら、どうもおかしい。よーく調べてみると 569 名前：電圧を間違えて加えたみたいでパー。 チャンと３．３Vって書いとけよと思っても後の祭り。 だからこんどは2冊買いなさい。そうしたら安心して実験できる。 しかしそうやって苦労してLedチカチカをマスターしても次に立ちはだかる Verilogの壁がある。これはCQの壁よりももっと凄いよ。ｗ なんせエラーも出さずにビットを勝手に消してくれる。 [] [ここ壊れてます] 570 名前：774ワット発電中さん [2017/02/28(火) 06:18:48.54 ID:T1Asao5M.net] Verilogみたいな糞言語をマスターするには仕様書は欠かせない。メモでもいいが、、 Imaginationだけでスイスイやっていこうとすると躓く。 一歩一歩Step by stepで確実にやっていかないと電源の接続を間違うとか、wire を忘れるとか、、、0も1'b0って書いておかないとご親切にワーニングの海になる。ｗ それだけおせっかいなのに大事なことは教えてくれない。「ビット削除しましたよ」 とお知らせがあってしかるべきなのに、平然とビットを落とす。 御節介を黙らせるにはどうするか？ 「メッセージ抑制の制御」というのがあって、ここにルールを書いておくと黙る。 こういうノイズを先に消すのがいい。Suppretion　Managerだが、これもかなり危険な ところがあってよくバグる。 「どうにもなりません。ドカン」と赤いマークをだしてすべてを優先して落ちる。 まあ、これだけバグがあるということは誰もあまり使わないのだろうな。 571 名前：774ワット発電中さん mailto:sage [2017/02/28(火) 06:21:11.38 ID:FUf+cgu4.net] 教えないのは土方 572 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/28(火) 06:34:05.02 ID:Dcm9oVfw.net] >>548 VHDLつかってみそ。悩みがなくなるで。 573 名前：774ワット発電中さん [2017/02/28(火) 06:56:54.92 ID:T1Asao5M.net] >550 なやみ、、だったのか？　一瞬「脳みそが、なくなる」に見えた。 下には下がある。VHDLに比べたらVerilogはマシだ。 574 名前：774ワット発電中さん [2017/02/28(火) 07:18:51.74 ID:T1Asao5M.net] しかし見方を変えると、この糞っぷりは参入障壁にもなる。素人が安易に 参入しようとしても糞の堀に足を取られてなかなか参入出来ない。外堀にCQの糞堀 があって内堀にはVerilogの糞堀がある。なのではるかかなたの楼閣は益々高く聳え て人々の憧れの的となる。安っぽいハードでも時間チャージ1万円とか取れるのは FPGAくらいなもので、PICとかあまりにも親切なツール満載なので素人の参入が 著しい。必然的に値崩れして時間2000円くらいで王将の皿洗い並みになっている。 575 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/28(火) 07:29:50.75 ID:Dcm9oVfw.net] >>551 目医者と心療内科にいったほうがいいで。仕事のしすぎやでｗ 576 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/28(火) 07:31:16.07 ID:Dcm9oVfw.net] >>552 王将の皿洗いが、今の半導体業界だな。 幸楽苑でもつくって、ボキュと握手させればOK 577 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/28(火) 07:35:43.52 ID:Dcm9oVfw.net] >>552 深掘りに、橋を作って通行料をとるのが、今の現状。何処の会社かは言わないｗ 深掘りを埋めようとしているのが、パソナテック。ただし安く雇うとする。 埋めようとしている脇で、一夜城をつくればＯＫ 578 名前：774ワット発電中さん mailto:sage [2017/02/28(火) 09:17:59.05 ID:2iyUzYJF.net] 言語への不満を散々書いてるけど、世間はそれを使って大規模なASICを普通に作ってるわけで、自分の能力がないことを晒してるだけだね。 初心者が使いやすいかどうかではなく、何を実現するかが重要。 579 名前：774ワット発電中さん mailto:sage [2017/02/28(火) 15:37:39.89 ID:RwoSeGKX.net] まあ初心者が使うもんじゃないからな 580 名前：774ワット発電中さん mailto:sage [2017/02/28(火) 16:03:32.75 ID:MNZRqgT+.net] じゃあ、初心者は何を使うんだ？ 581 名前：774ワット発電中さん mailto:sage [2017/02/28(火) 16:12:43 ] [ここ壊れてます] 582 名前：.82 ID:finGvX/E.net mailto: まずは論理式や論理回路とかの勉強じゃね? 回路わかってりゃ後は繋げりゃなんとかなるだろ?的に取っ掛かりはあるのだし [] [ここ壊れてます] 583 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/28(火) 18:29:57.79 ID:SH6dJ+Tw.net] ＦＦの位置とか、設計書に書けるには、だいぶ時間がかかりそうだなぁ。ｶﾞﾝｶﾞﾚ 584 名前：774ワット発電中さん mailto:sage [2017/02/28(火) 22:08:45.60 ID:+QqQAmYF.net] 初心者でも頑張ってvelilog書くんだよ。文句言いいながらでも理解を深めていくしかない。 それが出来ないなら諦めるしかない。言語のせいでなく本人の問題。 585 名前：774ワット発電中さん mailto:sage [2017/03/04(土) 16:08:03.29 ID:znF9Uk1T.net] 自分で言語を作れない奴は文句言う資格なし 以上。 586 名前：774ワット発電中さん [2017/03/04(土) 16:27:40.81 ID:u9SS7Le8.net] よう、馬鹿ちょん 587 名前：774ワット発電中さん mailto:sage [2017/03/04(土) 16:35:55.51 ID:HuMKC6/W.net] 自分でCPUを創りたい、OSを創りたい、言語を創りたい・・・ まぁ、技術系中二病ですな。大人になれば卒業しますよ。 588 名前：774ワット発電中さん mailto:sage [2017/03/04(土) 17:06:38.61 ID:znF9Uk1T.net] アスぺかな 589 名前：774ワット発電中さん mailto:sage [2017/03/04(土) 17:13:42.96 ID:dXihVIcp.net] 病院で検査したけどその可能性は低いってさ 590 名前：774ワット発電中さん mailto:sage [2017/03/04(土) 17:53:41.31 ID:45Nu+W7d.net] >まあ初心者が使うもんじゃないからな >じゃあ、初心者は何を使うんだ？ 笑った。そりゃそうだ。どんな言語にも入門の段階があって、その時点では初心者だもんね。 >>557が言いたかったのは、カジュアルユーザーが齧る言語じゃない、って感じだろね。 >>564 >自分でCPUを創りたい、OSを創りたい、言語を創りたい・・・ 本当にこういう意思を持ってるなら、大人になっても卒業しないでいてくれて良いのでは? 力があれば画期的なものが生まれるよ。そこを感動が薄くなった「大人な人たち」が揶揄していたら 数少ない「出る杭」を知らず知らずのうちに潰してしまうことになりかねないし。 591 名前：774ワット発電中さん [2017/03/04(土) 18:46:32.09 ID:74QmY98C.net] ＞自分でCPUを創りたい、OSを創りたい、言語を創りたい・・・ どれも普通に大学の講義でやるよ。完成できないと単位がもらえない。ｗ 592 名前：774ワット発電中さん mailto:sage [2017/03/04(土) 19:03:39.88 ID:cJQSrKpR.net] 自分ができないことに対してすぐ文句言うやつは無能の法則 593 名前：774ワット発電中さん mailto:sage [2017/03/04(土) 19:32:51.46 ID:znF9Uk1T.net] 誰だって最初は初心者なのであって、スキルを持っている人は 過去に自分の無能さを素直に受け入れそれに対して愚直に努力してきた人 594 名前：774ワット発電中さん mailto:sage [2017/03/05(日) 01:17:30.40 ID:8tjSlsZk.net] >>568 そう？ 機械科だったけど講義じゃやらなかったよ 595 名前：774ワット発電中さん mailto:sage [2017/03/05(日) 01:26:28.50 ID:cCStB2Nf.net] 機械科ならエンジン自作しとけ 596 名前：774ワット発電中さん mailto:sage [2017/03/05(日) 02:01:59.90 ID:BRtSxtG9.net] 教えてもらえて当然と思ってる奴いるけど何なの？ で、教えてあげたら今度はこんなの簡単じゃんとか言い出して調子に乗り出す… 597 名前：774ワット発電中さん mailto:sage [2017/03/05(日) 11:19:28.52 ID:+t5SGWfW.net] >>564 designware とか使えば割と簡単じゃないの？ Xtensa とかでもいいけどさ。 598 名前：774ワット発電中さん mailto:sage [2017/03/06(月) 09:43:49.37 ID:OpDP663C.net] てｓｔ 599 名前：774ワット発電中さん mailto:sage [2017/03/06(月) 18:12:23.44 ID:p9fn9hrK.net] CPUもOSも言語も作りたいとは思わないが スケマCADは作りたくなるねパクリCADかもしれないが 600 名前：774ワット発電中さん mailto:sage [2017/03/07(火) 08:50:38.97 ID:giTKZ2gw.net] みんな何かしらの車輪は作りたいと思うもんよ。 601 名前：774ワット発電中さん [2017/03/07(火) 08:53:42.57 ID:9foQv4sT.net] 最初の勉強はそこからだしな そこを否定しちゃう人って多分実際に何もしてない人だと思う 602 名前：774ワット発電中さん mailto:sage [2017/03/07(火) 14:58:05.93 ID:LeafpTR9.net] 創りたいと基礎を理解することは違いますよ。 CPU、OS、言語なんか 603 名前：乱立されても開発者、ユーザーにとっては迷惑でしかないんですよ。 公開せず自分一人で使う分には構いませんけどね。 [] [ここ壊れてます] 604 名前：774ワット発電中さん [2017/03/07(火) 15:10:35.21 ID:9foQv4sT.net] 迷惑とか何様w 605 名前：774ワット発電中さん mailto:sage [2017/03/07(火) 15:46:29.00 ID:WzChICTD.net] cpuはねぇ 結局、使ってるプロセス同じなら どんだけ演算器扱き使えるか データ転送出来るかだからなぁ osにしろ言語にしろ、cpuもそうだけど アセンブラから自力で用意するってのは一回やってみりゃ 満足する人が大半だろう 趣味で幾つも作る人ってのも時々いるけどね 606 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/07(火) 17:49:02.92 ID:JllEpARg.net] CPUみたく、大きな事を小さく分割してコツコツやればスゴイって事が、つくればわかるでしょ。それでええやん 607 名前：774ワット発電中さん mailto:sage [2017/03/07(火) 18:19:57.74 ID:LeafpTR9.net] 確かに説明すれば分かる人と説明されてもやってみないと分からないという人はいるな。 それはデータシート読む人と読まないで質問する人ではなかろうか。 608 名前：774ワット発電中さん [2017/03/07(火) 18:27:59.49 ID:crzqUro7.net] >579 たしかにVerilogなんて基礎はバカチョンで理解できるが、いざ作ろうとすると予想した時間の 100倍くらいかかるな。ｗ 先ず開発環境が糞で動かない。 Verilogが糞で、ちょっとモジュールの配置を変えようとか、構成を変えようとか 御触り程度のことでまる一日勾留されてしまう。腹立つーーーーー。 609 名前：774ワット発電中さん [2017/03/07(火) 18:30:26.36 ID:crzqUro7.net] まあ鉄を削ってエンジンを試作するよりは楽やな。ｗ 610 名前：774ワット発電中さん [2017/03/07(火) 18:35:10.60 ID:crzqUro7.net] モジュール間の1bitのワイヤー接続はWire宣言は省略可能ってのがあるんだよな。 呆れるわ。ｗ　 おなじことするのに多ビットでも省略可能にしろよな。 611 名前：774ワット発電中さん mailto:sage [2017/03/07(火) 19:07:31.24 ID:p9YtbRRW.net] 費用対効果に尽きる。 612 名前：774ワット発電中さん [2017/03/07(火) 19:48:23.74 ID:crzqUro7.net] 仕事があまりにもはかどらないので欝病にでもなったかと思ったよ。だから こんな言語をやろうなんて思わんほうがいい。 613 名前：774ワット発電中さん mailto:sage [2017/03/07(火) 20:07:14.87 ID:cJXecmUt.net] >>578-584 あえて年寄りくさいことを言わせて貰えれば、 「知る」と「できる」とは全く別物。 得た知識を実際活用しようとしてと、なかなか上手くいかないことはよくあること。 それは実際に経験してみないと分からないことがどうしてもあるから。 要は実践が大事ということ。 実践の中で練られた知識は価値があるものとなる。これを見識という。 さらに、大きな効果を発揮するには、多くの人と協力していく必要が生じる。 そのためには様々な調整も必要になる。 時には実行を妨げる問題や障害も出てくるだろう。 そんな状況でも、一番大切なことを軸に何とかことを進めていく経験が忍耐力や根性を養う。 これを胆識という。 知識を見識に引き上げ、さらに胆識にまで高めたいものである。 614 名前：774ワット発電中さん [2017/03/07(火) 21:09:41.09 ID:crzqUro7.net] 精神修養にはいい言語かもしれんｗ　 これを使いこなせたら大したもんや。（精神力においてはな、、、） 615 名前：774ワット発電中さん [2017/03/07(火) 21:51:25.94 ID:DrzFwa3C.net] >>584 最近半分趣味でいじりはじめて正にそんな状況。 テストベンチの重要さとかソフトのユニットテストよりも 実感してて本を読み直しつつ試行錯誤してる。 でも、なんかこういうローレベルな所から思考をするのは 勉強になって良いね。もっと早く手をつけておけば良かった。 616 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/08 ] [ここ壊れてます] 617 名前：(水) 00:56:02.47 ID:sL4rsrET.net mailto: >>584 ＞>579 ＞たしかにVerilogなんて基礎はバカチョンで理解できるが、いざ作ろうとすると予想した時間の ＞100倍くらいかかるな。ｗ ＞ ＞先ず開発環境が糞で動かない。 ＞Verilogが糞で、ちょっとモジュールの配置を変えようとか、構成を変えようとか ＞御触り程度のことでまる一日勾留されてしまう。腹立つーーーーー。 お前の設計力が足らないだけだｗ [] [ここ壊れてます] 618 名前：774ワット発電中さん [2017/03/08(水) 02:30:44.71 ID:TScuv8dk.net] 多分な。ｗ 俺が発想して下請けのお前がVerilogでコチコチ作り上げるというのがベストだな。 619 名前：774ワット発電中さん [2017/03/08(水) 05:05:22.70 ID:GoxodW4M.net] https://goo.gl/ZRULYX これ本当なの？？ 普通にショックだよね。。 620 名前：774ワット発電中さん mailto:sage [2017/03/08(水) 05:12:13.84 ID:SEc7Bkm1.net] グロ 621 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/08(水) 06:25:25.22 ID:sL4rsrET.net] >>593 設計力がない上に、設計書すら書けないアホには、月120万円出すならやってあげてもいいぜｗ 622 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/08(水) 06:34:40.55 ID:sL4rsrET.net] >>593 金がないなら、自分でやれやこのﾎﾞｹ。 お茶ぐらい出せと小一時間。 623 名前：774ワット発電中さん [2017/03/08(水) 07:51:58.57 ID:TScuv8dk.net] お前レベルで月１２０万もとれるというのはやっぱりFPGAは儲かるんだな。 624 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/08(水) 08:17:13.53 ID:sL4rsrET.net] >>598 ソニーですら出してくれないよ。お前バカなの死ぬの？ 625 名前：774ワット発電中さん [2017/03/08(水) 08:20:39.27 ID:TScuv8dk.net] 嘘つくな。新規参入を警戒してるな。ｗ 626 名前：774ワット発電中さん [2017/03/08(水) 08:31:48.14 ID:TScuv8dk.net] 月120万か。まあまあだな。心配すんな。俺はFPGAはメインではやらない。 効率悪すぎだ。 かりに1人月６０万で「お安いですよ、でへへへへ」と受けて、半月で完成すれば いいだけだものな。しかし今の俺だと半年くらいかかりそうだから、人月10万に しかならない。 627 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/08(水) 09:25:12.99 ID:bi2l4qJR.net] >>601 お前の態度が悪いから、お前の場合は120万円。 ルネ○スの場合は160万円。 一般的には80万円。 月額 嫌なら自分でやれや。このﾎﾞｹ。 628 名前：774ワット発電中さん mailto:sage [2017/03/08(水) 09:41:10.47 ID:zEw+C8bu.net] 上に、いっぱい書いてあるだろ 読めないのか？　糞チョン 629 名前：774ワット発電中さん [2017/03/08(水) 12:19:32.30 ID:TScuv8dk.net] 山のようにでていたワーニングが全くでなくなった。全部グリーン文字だ。 で今コンパイルしたら青で「ネットがつながってません」ってのが出たので確認したら 確かにつながっていなかった。 弄ってるうちにどっかの設定を触ったのだろうか？　こんなに急激に腕が上がるとは かんがえられない。ｗ 630 名前：774ワット発電中さん [2017/03/08(水) 15:40:24.21 ID:GoxodW4M.net] https://goo.gl/Nximd0 これ本当？？ 普通にショックだね。。 631 名前：774ワット発電中さん mailto:sage [2017/03/08(水) 17:07:08.16 ID:Sg0N7z+w.net] >>605 グロ注意 632 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/08(水) 21:13:58.43 ID:sL4rsrET.net] 工業高校とか、工業大学で道徳でも教えた方が良いんじゃなかろうか。 業種変えても、自分が変わらないとムリだからw 633 名前：774ワット発電中さん [2017/03/09(木) 02:33:16.32 ID:CVBAvCSj.net] >607 そうだよ。arisaもそういう工業高校に行きなさい。 634 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/09(木) 03:11:34.95 ID:8nfEuhIG.net] >>608 治外法権で自由な、国立東京工業大学工学部附属工業高等学校に行ってた。 道徳は、同級生から習ったなぁ。 学校のCanBeに、自作のウイルスを置いておいて。オレ様が地雷を踏んだら、お前が悪いと言い出して、裏で「実験は成功した」とか書いてて暗号化したつもりの文章を、破ったりいろいろ遊んでたけど。 verilogバカにするなら、時代をさかのぼってリレーでFFつくったり。-24VのPNPトランジスタでFFつくったりして、CPUがつくられる前の時代を追いかけてみたらいいんじゃないかな。 後者は電卓技術教科書 シャープさんが書いてるし。 そのあとに、嶋正利さんの 635 名前：4004/8086/Z80だけど。 温故知新すると。ああ人間って以外とバカなんだなぁと気づく。 そこに気づけるか否かだよ。気づかない人は、平気で土足で荒らして、言いたいことを言って逃げる。 今私が大手電機メーカーに突きつけているようにね。 [] [ここ壊れてます] 636 名前：774ワット発電中さん [2017/03/09(木) 03:32:08.12 ID:dz1ziU/v.net] なげぇ自己紹介だな 637 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/09(木) 03:41:48.99 ID:8nfEuhIG.net] >>610 バッファ足りないなら増設すれば。 638 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/09(木) 03:46:14.66 ID:8nfEuhIG.net] 増設したところで、FIFOのALMOST_FULLフラグが立ったら捨てるしかないしな。 捨ててもいい分野とそうでない分野があるので、 使い分けるのは、設計者の自由なのでそういう仕様書と設計書をフリーダムに書けばOK 書けなかったり、描けない奴は、能無しだ。 639 名前：774ワット発電中さん [2017/03/09(木) 09:01:27.67 ID:CVBAvCSj.net] ちなみにSygnalTapIIのメモリー確保が厳しいのだが外部にメモリーつけて信号サンプル した信号を出して観測する方法とかないか？ ５１２サンプルしか確保できないので５００K（１０００倍）ぐらいをサンプルしたい。 うまくSygnalTapIIの設定と連携する方法はないだろうか？ 640 名前：774ワット発電中さん mailto:sage [2017/03/09(木) 09:20:41.55 ID:blmEo8X3.net] >>609 でも東工大には入れなかったんだね。 641 名前：774ワット発電中さん mailto:sage [2017/03/09(木) 11:45:10.26 ID:m4sIxwWh.net] >リレーでFF って、どういう接続にすればいいんでしょうか。 レーシングしてしまうような気がする 642 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/09(木) 12:06:16.48 ID:lX1kOWlp.net] >>614 入学式と卒業式と、 3人の会社の時に准教授の産学共同研究して学食おごってもらったけど。 東工大に入っているね。燕 643 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/09(木) 13:37:53.85 ID:ABTyTAGX.net] >>613 ないよ 644 名前：774ワット発電中さん mailto:sage [2017/03/09(木) 19:25:50.25 ID:zeG44m/Y.net] >>617 やっぱりな 645 名前：774ワット発電中さん [2017/03/09(木) 21:22:07.11 ID:CVBAvCSj.net] >617 直ぐに諦めるだろ。そういうところが駄目なのよ。 俺は方法を見つけたぜ。 646 名前：774ワット発電中さん mailto:sage [2017/03/09(木) 22:22:15.84 ID:blmEo8X3.net] 外に信号出すならロジアナでいいと思う。 647 名前：774ワット発電中さん mailto:sage [2017/03/09(木) 23:39:24.48 ID:fNFhmZrr.net] >>615 リレー回路をやってなかったので詳しくはないんだが、昔のクロスバ交換 機ではワイヤスプリングリレーというのが使われていた。 このリレーはEBM接点(Early Break Make,3点接触あり)とかEMB接点(Eealy Make Break,3点接触なし)とか接点の動作タイミングがきちんと規定され ていて、ダイヤルパルスのカウントをやったりしていた。 こういうリレーを使えばうまくいくのではないかな。 648 名前：774ワット発電中さん mailto:sage [2017/03/10(金) 01:28:08.83 ID:InbanSxy.net] リレーでも、NANDかNORができさえすればFFもできるでしょ 649 名前：774ワット発電中さん [2017/03/10(金) 03:55:47.12 ID:Rg1UHDg9.net] >620 ロジアナは不要だ。さあどうやってやる？ｗ 650 名前：774ワット発電中さん mailto:sage [2017/03/10(金) 04:29:39.85 ID:O1PEmB+1.net] お前が使わないで余ってるロジアナを俺は使う 651 名前：774ワット発電中さん [2017/03/10(金) 05:03:36.81 ID:Rg1UHDg9.net] お前が使わない頭を使え 652 名前：774ワット発電中さん mailto:sage [2017/03/10(金) 07:45:43.80 ID:mWyuIO1l.net] >>623 持ってないなら買えよ。 653 名前：774ワット発電中さん mailto:age [2017/03/10(金) 13:57:48.27 ID:uNUhqGvg.net] >>623 チップスコープ 654 名前：774ワット発電中さん [2017/03/11(土) 08:09:11.21 ID:nu/rVLNU.net] FPGAではいかにしてデバッグするかというのがとても大事だ。特にRTLレベルで完全に 問題を潰しておくことが重要なのだが、RTLレベルで完全にやっていても 実機になると、見落としがあったりしてある程度の変更はでてくる。その場合には RTLに戻って再度デバッグを 655 名前：したりはしないでそのままコードを書いて追加していく。 そういう時に思わぬコードミスが発生する。 　このような場合に通常のソフト開発にありがちなアジャイルな方法、方法という よりはこのような精神、つまりは「とにかくやってみて、、、」というような精神態度 ではドンドンミスが発生する。 　なぜならVerilogは文法も稚拙だがコンパイラのできが非常に悪いので一般的な コンパイラが発見してくれるようなミスが潜り込んでしまうからだ。 　追加の場合には、うろ覚えで追加することは絶対に避ける。１００％確実な コードのみを追加する。もし少しでも文法やコードに自信がないなら、動作している コード例と比較して確実に動作するコードを書くようにして憶測でコードを追加しない ことが重要だ。 [] [ここ壊れてます] 656 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 08:19:20.49 ID:jAldiWjH.net] ならVHDL使えよ。 657 名前：774ワット発電中さん [2017/03/11(土) 08:53:06.39 ID:nu/rVLNU.net] VHDLでもバグは同じレベルであるんじゃない？ 658 名前：774ワット発電中さん [2017/03/11(土) 08:55:07.28 ID:nu/rVLNU.net] 糞ツール二つもおぼえらるかよ。ｗ 659 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 09:34:44.67 ID:jAldiWjH.net] >なぜならVerilogは文法も稚拙だがコンパイラのできが非常に悪いので って自分でかいてるだろ。 少なくともVHDLのほうが厳密に書けるんだからさ。 コンパイラ(って合成ツールのことだよね？)は何使ってるの？ 文法チェックならLintツール使えよ。 660 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 10:33:52.78 ID:GxW0KXCV.net] 日本人って合成ツールに頼りすぎなんだよね。 661 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 12:16:36.12 ID:bG0b7468.net] 合成ツールを使わない変人ばかりの国があるの？ 662 名前：774ワット発電中さん [2017/03/11(土) 12:51:01.77 ID:l25Ek4/z.net] VerilogのLintってあるんか？ 663 名前：774ワット発電中さん [2017/03/11(土) 12:54:18.60 ID:l25Ek4/z.net] 　教科書を見てて思うんだが、パルスで起動する場合にエッジを取るボケが多いな。 最初から微分しとけや！アフォって思うな。Moduleのなかでいちいち微分する奴は アフォだろ。 664 名前：774ワット発電中さん [2017/03/11(土) 12:55:24.54 ID:l25Ek4/z.net] >632 Primeだけど 665 名前：774ワット発電中さん [2017/03/11(土) 12:58:47.24 ID:l25Ek4/z.net] ＞少なくともVHDLのほうが厳密に書けるんだからさ。 Verilogですら冗長コードがあるのにVHDLとか「なんだよ、この糞っぷりは」 っておもうぞ。冗長コードのウンコの山だろ。ｗ 話にならん。 666 名前：774ワット発電中さん [2017/03/11(土) 13:02:20.72 ID:l25Ek4/z.net] 最近嵌ったのは reg buf[7:0] ; []の位置を間違うんだよな。これはエラーが出ないんだよな。あとスペルミスして ても知らんぷりでエラー出さないんだよな。ｗ 667 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 13:03:04.55 ID:bG0b7468.net] 厳密さと冗長さって全く違う概念 668 名前：774ワット発電中さん [2017/03/11(土) 13:08:10.19 ID:l25Ek4/z.net] SVHDL　：Shit Very Hard Design Ludicrous 669 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 13:11:19.22 ID:6+nzxtFU.net] ソフトは上から下まで凄いいろんな種類があるけど、ハード記述言語はあまり進歩がないねえ 頭も固いのか？ 670 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 13:11:31.18 ID:FOkgUmfr.net] >>639 >>482かな それはそうと default_nettype も検討したら？ 671 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 13:16:15.41 ID:FOkgUmfr.net] >>642 言語もシミュレータもトランスパイラもいろいろあるでしょ 大手がそれを取り込まないから誰も使わないだけで で誰も使わないからコストかけて取り込めない 672 名前：774ワット発電中さん [2017/03/11(土) 13:19:10.66 ID:l25Ek4/z.net] ＞厳密さと冗長さって全く違う概念 コード量が増えるというのはコードノイズが増えるってことだ。だから厳密性が 無茶苦茶劣るということだ。 厳密なものは、シンプルで美しい。間違いが少ないし、当然間違いが入り込みにくい。 したがってVerilogの方が糞でもかなりマシ。 ユークリッドの第五公理でもわかる。この部分だけ美しくない。必然的にここから ユークリッド幾何のボロが出たということだ。 １．任意の一点から他の一点に対して直線を引くこと ２．有限の直線を� 673 名前：A続的にまっすぐ延長すること ３．任意の中心と半径で円を描くこと ４．すべての直角は互いに等しいこと ５．直線が2直線と交わるとき、同じ側の内角の和が2直角より小さい場合、その 2直線が限りなく延長されたとき、内角の和が2直角より小さい側で交わる。 [] [ここ壊れてます] 674 名前：774ワット発電中さん [2017/03/11(土) 13:20:34.84 ID:l25Ek4/z.net] >642 うまいこというなー。感心した。ｗ 675 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 13:21:11.13 ID:FOkgUmfr.net] あとソフトの開発ツールが百花繚乱なのはやっぱりお手軽さが違うよね とりあえずJavaScriptかJVMかllvmに落としておけばなんとかなるみたいな 676 名前：774ワット発電中さん [2017/03/11(土) 13:24:48.76 ID:l25Ek4/z.net] ＞それはそうと default_nettype も検討したら？ 始めて知った。noneにしておいたほうがいいな。 モジュール間接続をしたネットを上位にOUTPUTする場合は頻発するが、名称を wire　宣言をするとOUTPUT名称を変更しないと2重定義でコンパイルエラーになる。 しかし定義を省略すると接続できる。しかし接続できてもバス配線の場合には不具合 が出る。しかしViewerでは正常に配線されていてコンパイラはエラーもワーニングも ださない。(多分） 677 名前：774ワット発電中さん [2017/03/11(土) 14:00:13.17 ID:cKQVGECZ.net] >>640 俺もこの意見に一票 678 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 14:24:31.98 ID:H5Knxuvp.net] signal　宣言一つで　reg or wire　双方への推論を許してる 何処が厳格なんだよ 679 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 15:05:55.65 ID:jAldiWjH.net] >>650 FFになるかwireになるかなんて本来は関係ないはず。 reg だからって必ずしも FF にはならないだろ。 680 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 15:10:47.83 ID:jAldiWjH.net] >>644 トランスパイラ？ ハードの場合、最終的にはedifかGDSだからなぁ。 681 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 18:20:10.70 ID:H5Knxuvp.net] 言うだろうと　思ってたよ reg -> wire は有っても、その逆は無い そもそも、case 分で書いたほうがスッキリするから 敢えて、助長縮退を意図した書き方を許してるだけだ 自称　厳格、それ以外にとり得がない 同じ物を書くと、コード量2〜3倍ぐらいになる 唯々文句言ってるやつよりはマシそうだが 両方やって、比べた上で言えよ 682 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 19:07:28.65 ID:QsrHlVDN.net] えっ？普通両方とも使えるもんじゃないの？ 683 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 19:08:28.70 ID:rfuDjeLz.net] 高位合成言語の覇権って決まった？ 684 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 09:36:40.25 ID:Djtz44Bx.net] おれはやればできるという願望 685 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 09:48:19.81 ID:dCAFLPxG.net] GPUでさえ汎用言語ではダメで、CUDAとかOpenCLが必要なんだから より並列性の高い言語を作らないいかんな。 できればFORTRAN66をベースに。 686 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 12:21:34.94 ID:Bfwgdboe.net] 機械語で書いてそれ実行するハード用意しとこうぜ 687 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 14:28:35.76 ID:dpRAG//J.net] >>657 いいたいことはいろいろあるが 今現在、最もGPUを酷使するアプリはpythonで書かれているという事実がある 688 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 15:55:21.19 ID:SmxcaBUa.net] 最もGPUを酷使するアプリって何だよwww 俺が作った、全ユニットフル稼働のテストツールより酷使するアプリなんてあるか？ 689 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 16:02:17.08 ID:dpRAG//J.net] >>660 お前のアプリは所詮お前のハードでしか動かない。 世界中のGPUが必死に何の計算してるかと言う話だから、 お前のチンケなアプリはの話はどうでも良い 690 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 16:14:45.75 ID:SmxcaBUa.net] 独り言ならここに書くなよwww 691 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 16:17:52.14 ID:SmxcaBUa.net] あ、キャパシの人か 692 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 19:57: ] [ここ壊れてます] 693 名前：33.97 ID:wamYpz0C.net mailto: >>659 コード書けない層ほど中身のないAIに飛びつくから。よってまともな成果は出せないだろう。 [] [ここ壊れてます] 694 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 09:30:10.08 ID:NVSCvOah.net] VHDLをやりもしないで、クソ扱いはｸｿﾜﾛﾀｼﾃﾛ。小一時間草でも植えておけ 695 名前：774ワット発電中さん [2017/03/13(月) 09:50:35.51 ID:TcShF5sa.net] コード比較 -----verilog----- module mod_a ( input clk, input rst_x, input [7:0] i_in, output reg [7:0] o_out ); always @(posedge clk or negedge rst_x) begin if (~rst_x) o_out <= 8'h0; else o_out <= i_in; end endmodule ----- 糞VHDL ----- library IEEE; use IEEE.std_logic_1164.all; entity mod_a is port ( clk : in std_logic; rst_x: in std_logic; i_in : in std_logic_vector(7 downto 0); o_out : out std_logic_vector(7 downto 0) ); end mod_a; architecture rtl of mod_a is signal r_out : std_logic_vector(7 downto 0); begin process (clk, rst_x) begin if (rst_x = '0') then r_out <= (others => '0'); elsif (clk'event and clk = '1') then r_out <= i_in; end if; end process; o_out <= r_out; end rtl; 696 名前：774ワット発電中さん [2017/03/13(月) 09:56:02.03 ID:lnX5PfRP.net] Verilogの方が冗長なのは事実だけど、それだけでVHDLを 否定をしてる人は単にプログラミングに対するセンスが ないんだと思うよ 697 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 10:08:04.19 ID:vtrmK3ql.net] 具体的なコードを明示した上で比較したヤツ それを、抽象的な物言いだけで否定してるヤツ 技術者の端くれなら、具体的な利点を示した上で反論しろよな 698 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 10:34:50.46 ID:NVSCvOah.net] >>668 日本語使えない人に怒っても…… 699 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 10:38:06.98 ID:NVSCvOah.net] 固定小数点演算のかけ算機を、verilogでつくれば、VHDLよりverilogがｸｿなのが理解できるだろ。草植えるのﾏﾀﾞｶﾖ 700 名前：774ワット発電中さん [2017/03/13(月) 10:39:09.41 ID:TcShF5sa.net] 冗長というよりゴミだろ。VHDLとかほぼゴミで埋もれる。 701 名前：774ワット発電中さん [2017/03/13(月) 10:40:34.35 ID:TcShF5sa.net] >670 具体例をあげてみな 702 名前：774ワット発電中さん [2017/03/13(月) 10:42:18.06 ID:TcShF5sa.net] c[16] = a[8] x b[8]; こんなん？ 703 名前：774ワット発電中さん [2017/03/13(月) 10:48:16.16 ID:TcShF5sa.net] 掛け算ならfloatだろうが、intだろうがライブラリを使うだろ。 VHDLのライブラリアクセスがどんだけめんどくさー――――いか。殆どゴミコード。 704 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 11:16:49.46 ID:IBkOjaQd.net] 掛け算くらいツールが合成してくれるよ。 ライブリって何？FPGAの？ 705 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 11:24:52.92 ID:NVSCvOah.net] 何コイツ無職？おまけにサイコパスっぽい。 ひょっとして、元ルネサス？ 706 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 11:31:29.32 ID:NVSCvOah.net] 固定小数点でfloat?ｸｿﾜﾛﾀ 707 名前：774ワット発電中さん [2017/03/13(月) 12:11:10.00 ID:TcShF5sa.net] >675 そうなの？　フロートはレイテンシの調整とかがめんどくさいので使った記憶が あるが、整数は使った記憶がねえよ。記憶に残らんほど簡単ってことか。 708 名前：774ワット発電中さん [2017/03/13(月) 12:12:06.71 ID:TcShF5sa.net] 固定小数点って言葉自体がバカっぽいな。ただの桁合わせのことだろ。W 709 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 12:13:30.74 ID:NVSCvOah.net] 何コイツ無職？おまけにサイコパスっぽい。 ひょっとして、元ルネサス？ 710 名前：774ワット発電中さん [2017/03/13(月) 12:28:23.20 ID:TcShF5sa.net] 画像処理とか実数演算を固定小数点で高速化して自慢したいんだろ。ｗ 馬鹿の典型だな、そんなのがひつようなのは０．０００１％もねえよ。 Floatでやっても高速化できるんだから、Floatのほうがいいんだよ。設計変更での 柔軟性が高いしな。 　馬鹿がいて固定小数点で� 711 名前：�りやがって、一寸変更かけると「できません」っていう。 [] [ここ壊れてます] 712 名前：arisa ◆QaHT6HayjI [2017/03/13(月) 12:44:11.74 ID:NVSCvOah.net] 何コイツ無職？おまけにサイコパスっぽい。 ひょっとして、元ルネサス？ 713 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 12:45:49.62 ID:NVSCvOah.net] 何コイツ無職？おまけにサイコパスっぽい。 ひょっとして、元ルネサスの手配師でしょ。技術的な中身無さそうだし。 714 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 13:39:32.12 ID:I3cC7+xc.net] VHDL推しは一定の理解はするが人格攻撃始めたら賛同者なくなるよ 715 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 13:47:44.70 ID:NVSCvOah.net] >>684 ｽﾏﾝﾅ。ほんままんどくさいんだわ。大手半導体にいるひとたち 716 名前：774ワット発電中さん [2017/03/13(月) 16:37:29.36 ID:bDMDo5rn.net] >>685 何があったん？ 717 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 18:27:39.54 ID:hw9/wQ2q.net] >>686 低賃金で働かせる 718 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 19:49:34.63 ID:9nRDkSeF.net] アリサはルネサスに派遣されて惨めな思いをしたんだろ 719 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 20:44:20.23 ID:j3VzIVSk.net] >>666 行数が短いから言語として優れてるって言いたいのかな？ ハードを記述してるって感覚がないだけに見えるけど。 720 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 21:13:30.23 ID:97Ob7ITB.net] >>689 俺の手を煩わせるなってことじゃ？全部手作業なんでしょ 721 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 21:13:50.91 ID:auCahImG.net] その感覚は実は必要ないかもしれない C > Verilog > VHDL 722 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 21:58:07.82 ID:KzElxh5S.net] rtl書いてる時間なんて全体の１割未満だもんな 723 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 21:59:30.03 ID:8QH+kx42.net] rtl書いてる時間ってHDL書いてる時間ってこと？ 724 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 01:09:17.87 ID:oKJSAlfW.net] シムはビヘイビアレベル以上なので違う 725 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 01:23:11.42 ID:e2V44vhC.net] なるほど となるとRTLを書くとは具体的な作業としてはどういうものになるんですかね 726 名前：774ワット発電中さん [2017/03/14(火) 02:31:37.88 ID:G/ANrYqO.net] >ハードを記述してるって感覚がないだけに見えるけど。 どんな感覚だよ。 まずHDLの基本が糞だよな。 非同期リセットの書き方 always @(posedge clk or negedge resetn) if(resetn) dff <= 0; else dff <= dff + 1; これがどーーーーーんだけ糞な書き方か意味わかる。 「非同期」だってのに何で同期回路と混在するんだよ。馬鹿じゃないか。 この時点で言語として破綻してる。 negedge resetn　ぷっ　笑える。これは馬鹿ってレベルじゃなくて糞馬鹿。 ＞rtl書いてる時間なんて全体の１割未満だもんな だから問題なんだろ。今度RTLを使うのは何か月後だろうか？ 偶に使うツールほど扱いが難しい。使い方を忘れるからな。 modelsimも糞だよな。ほんと覚えにくい。毎回立ち上げ時に苦労する。 727 名前：774ワット発電中さん [2017/03/14(火) 03:03:40.04 ID:vsj/GB83.net] いいじゃん、非同期resetなんか使わないんだから。 728 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 03:35:48.29 ID:2HaNs33y.net] >>696 そもそもこの場合の非同期ってのは、クロックに同期してないって程度の意味だろ? 実際にはreset信号に「同期して」リセットさせるんだから 書き方的には問題なくね? 729 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 04:11:34.74 ID:Cac2rFqg.net] なんか、ニッポンの半導体産業他の崩壊を今目のあたりにした希ガス 730 名前：774ワット発電中さん [2017/03/14(火) 04:15:25.91 ID:G/ANrYqO.net] always @(posedge clk) if(~resetn) dff <= 0; else dff <= dff + 1; これがVeilogの同期リセットの書き方だよ。 RTL　Viwerで比較して見てごらん。 731 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 04:24:54.08 ID:Cac2rFqg.net] 同期リセット 非同期リセット をFPGA　ASIC にて、トランジスタレベル(CMOS) の回路図を検討し、その2*2の利点・欠点を 一覧にし、考察をすること。 732 名前：774ワット発電中さん [2017/03/14(火) 05:01:25.33 ID:G/ANrYqO.net] ＞いいじゃん、非同期resetなんか使わないんだから。 単純リセットのための同期リセット使うとという意味なら、それは誤りだ。 同期リセットはリソースをかなり消費する。 非同期リセットを使った方がいい。 デバイスがPowerONリセットを用意しているから不要。 733 名前：単純リセットは省略する。 というのなら意味は解る。 でもじゃあシミュレーションで真っ赤っかになるのをどうすんの？ってことになる。 Force the FFs/registers to reset by using the ModelSim force command. コードに書かないとしたらやり方としてはtclでこいつを叩くのかな？　 やったことないが、、 [] [ここ壊れてます] 734 名前：774ワット発電中さん [2017/03/14(火) 05:02:51.29 ID:G/ANrYqO.net] -----verilog----- module mod_a ( input clk, input rst_x, input [7:0] i_in, output reg [7:0] o_out ); always @(posedge clk or negedge rst_x) begin if (~rst_x) o_out <= 8'h0; else o_out <= i_in; end endmodule 例えばこの例だと、 ★致命的な間違い 　１．iolistでグローバルのclk,rst_xとi_inの混在は問題。 同じスタイルで書くのは良くない。かなり致命的間違いだ。 　２．非同期リセットのnegedge rst_xこの書き方も致命的欠点 　まず致命的欠点だけでも解決するなら -----verilog----- module mod_a (input [7:0] i_in,　output reg [7:0] o_out); always @(posedge clk ) begin 　o_out <= i_in; end endmodule 本体はこれだけになる。 735 名前：774ワット発電中さん [2017/03/14(火) 05:03:40.89 ID:G/ANrYqO.net] ★しかし”always @(posedge clk ) begin ”この記述は何も中身がない。なので削る。 -----verilog----- module mod_a (input [7:0] i_in,　output reg [7:0] o_out); 　o_out <= i_in; endmodule グローバルどうすんの？　って *.(clk,clrn) = clk,rst_x; でいいだろ。 ネガティブエッジは？　って 　.clknだな。 736 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 05:51:54.58 ID:Cac2rFqg.net] >>702 force(笑) 737 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 06:24:15.39 ID:B0rUASwJ.net] また、合成の話とごっちゃにしている。 738 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 07:18:13.00 ID:uLGLHwAl.net] 僕の考えた最強のHDLはブログにでも書いとけよ。 739 名前：774ワット発電中さん [2017/03/14(火) 07:40:18.21 ID:G/ANrYqO.net] >arisa君 理屈をつけて説明する癖をつけなさいね。 理屈なしににやにや笑ってみたり、嘆いてみたり、思わせぶりに批判するのでは、 力がつかないよ。 　何故理屈がつけられないのか？　それは意見に自信がなくて、間違いが怖いから でしょ。 言い訳の余地を担保したいから、曖昧にしか言えない。 740 名前：774ワット発電中さん [2017/03/14(火) 07:42:35.81 ID:G/ANrYqO.net] ＞また、合成の話とごっちゃにしている。 どこが合成の話なのかな。ｗ 741 名前：774ワット発電中さん [2017/03/14(火) 08:04:06.50 ID:G/ANrYqO.net] >698 君が勘ちがいするのもわかる。バリ糞分かりにくい無茶苦茶な文法だから。 非同期リセットの書き方 always @(posedge clk or negedge resetn) if(resetn) dff <= 0; 　これnegedge resetnでエッジって書いてあるが 　「clkで叩かないようにように」 って意味だからな。 だから dff.clrn = resetn; と同じ意味。 742 名前：774ワット発電中さん [2017/03/14(火) 08:11:23.16 ID:G/ANrYqO.net] だからこの3行が意味するのは、単にリセットをdffのclrnに接続して clkをDffのclkに接続するってこと。 dff.clrn = resetn; dff.clk = clk; ってことだ。 always @(posedge clk or negedge resetn) って糞ってのがわかるだろ。 or　だと　なんでorなんだよ。 negedge　だぜ　意味不明だ。 743 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 08:26:04.10 ID:e2V44vhC.net] 盛り上がってるとこすみません >>695についてはいかがでしょうか？ 744 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 08:41:11.27 ID:B0rUASwJ.net] ネットリスト以外は虚の世界。 745 名前：774ワット発電中さん [2017/03/14(火) 08:49:07.68 ID:G/ANrYqO.net] >713 どこまでを抽象化するかだな。 そもそもregってのはdffを意味してる。基本的なprimitiveなんだから regというように抽象化するひつようはない。抽象化するだけの 脳味噌がないんならそのままdffでよかった。 and orと同じ扱いで抽象化するんならclrnもclkもいらない。clrnもclkも 意識しないで書けるようにしないと意味がない。 and orのように徹底的にそぎ落として抽象化する。そうするとregは どうなるか？ and and1,and2; なんて書かないだろ。 reg dff1,dff2; だからこれではだめだな。 and,orは宣言しないだろ。それと同じでregも宣言からは消えなくては 意味がない。 746 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 09:00:38.11 ID:5LCysOGV.net] う〜ん、イミフ 747 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 09:05:35.68 ID:MF4r+vg4.net] RTLで書くってことは最終的にはFFと論理回路の組合せを書くってことだからね。プログラミング言語のように考えてるなら違うよ。 スケマの複雑な回路を表現する方法の１つがHDLなだけで、無駄な記述だと思ってるのは必要な状況を知らないだけだろ。 748 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 09:21:14.08 ID:htJIWk00.net] >>716 FFを箱で書いたスケマと考えてよいでしょうか 749 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 09:26:41.34 ID:CQNV3sv7.net] 論理回路も箱の組合せだね 750 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 09:34:28.50 ID:MF4r+vg4.net] そだね。最終的にはゲートの組合せ。 751 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 09:55:44.03 ID:5OrkAyur.net] >>708 面倒くさいし。お前が上から目線だし。 どうでもいいね。 752 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 13:50:39.17 ID:5OrkAyur.net] こんな感じでアスペっぽいのは、小平市にある半導体の社員しか考えられない。 そうじゃなかったら、イイ才能だね。 FPGAの技術者を育てたいパソナテックの正社員になって年収400万円少しで働けば未来が拓けるよ！ 753 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 19:55:26.77 ID:Iw89Rmlr.net] 符号付き演算で、verilogとVHDL比べれば差が出るからどちらかいいかわかるよ と親切に教えてやったのに 自分がわからないから、答えよこせお前がアホだからだろ、とかわめく基地外の対処方法は慣れているんだよなぁ。 要約すると、「態度が悪い。高度ポリテクに金払って教えてもらえ。このボケ」 というのが、2ｃｈ風誠意ある接し方だと思うんだが。どうよ 754 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 20:19:09.38 ID:idPk2k73.net] それはお前の目的による VHDLの賛同者を増やしたいんだろ？それなら具体例で根拠を書くべき どうでもよくて煽りたいだけ、悦に入りたいだけなら好きにすればいい 755 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 20:27:42.39 ID:6RWolzSy.net] どっちでもいいから天下統一してくれ。 756 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 20:39:42.64 ID:htJIWk00.net] 符号つき演算での差の話、純粋に興味があるのですが、どこでそういう話が出ていますでしょうか？ 757 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 20:40:37.67 ID:htJIWk00.net] >>718 >>719 ご回答ありがとうございます ゲートレベルでの記述がRTLということなのですね 758 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 21:00:53.54 ID:gQH7xbDD.net] >>726 違うと思うよ。合成後はFFとゲートで構成されるのであって、記述はRTLというくらいだから、レジスタとそのロジックで書くんだけどね。 条件式、状態遷移、演算なんかが複雑なゲートの組合せになるってことで。 RTLで書いてるのにゲートレベルで考えるのはさすがに難しいよ。 759 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 21:19:19.28 ID:MoWIrzHH.net] RTL ってのがはっきり決まってる訳じゃないからな。 「合成可能な記述」くらいの意味で使われてるようだけど。 760 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 21:56:08.75 ID:QWlIljyT.net] >>702 >単純リセットのための同期リセット使うとという意味なら、それは誤りだ。 >同期リセットはリソースをかなり消費する。 >非同期リセットを使った方がいい。 これは、（Aは知らんけど）現在のXのデバイスでは逆らしいよ FFのリセット端子の機能を、同期・非同期選べるようになってて、LUT使わずにできるし 場合によっては、FFを0にする論理をこの端子に振り分けることでリソース削減できる らしい 761 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 23:48:55.08 ID:Iw89Rmlr.net] 同期リセット問題は、STARC本の先の議論に行きつくのだけど、指定が無い場合後でASICかする手間を考えて、非同期リセットでかけている。 無論非同期リセットの区間の仕様は必要で、ほぼ常識なのでわざわざ仕様書に明記する細かな設計には経験が少なくて出会ったことも無いが、おおむね10-16ｃｌｋ以上。 テストベンチにはその旨記述し、非同期リセットをシミュレーションするようにわざとずらし、前半に不定の区間を設ける。 762 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 23:50:55.40 ID:Iw89Rmlr.net] 私の場合ね 763 名前： >>729 とは前提が異なるので、 違う話になってスマンが。 [] [ここ壊れてます] 764 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 23:52:24.03 ID:htJIWk00.net] >>727 なるほど… 謎が深まりました RTLで書くというのがHDLでの記述でもなくスケマの記述でもないとなると、一体どういう作業なのか… >>728 論理合成可能な記述という意味ではHDLによる記述に思えますが違うのですよね RTLで書くということの意味を考えるのはやめにしたほうがよさそうですね 765 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 23:54:07.24 ID:Iw89Rmlr.net] >>723 特に増やしたいという目的はない。 ただ、やったこともないのに目線の狭さで初めからバカにする行為は、オタクを偏見バカにする行為と変わらないので、教育的指導をしただけの話。 766 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/15(水) 00:57:29.96 ID:Y3mPoJPY.net] >>725 過去ログ嫁。ボキュは嫁が欲しい。 verilog-2001にて、$signed / reg signed が取り入れられた。 ただ、この符号付き演算を使うと、出力データバスが32ビットで無い場合。細かなバグが生じるというか、ビット数の定義を間違えると、その瞬間にバグが出る。 はっきりいって、仕事にならない。 信号処理の業種では、そこで無駄にはまるのでVHDLを使う。 その方が結果的に仕事が早いから。 でなんか、浮動小数点ツカエボケお前アタマ悪いだろうと過去ログに書かれているのだけど。 固定小数点の設計が出来てから、浮動小数点の設計が出来るわけだ。 CQ出版の本で、浮動小数点についてソースコード付きで書かれた青い本があるけど、あれはverilogだね。 その分試験仕様書と、テストベンチをしっかり組んで時間をかけて設計出来て本に出来て、羨ましい。 767 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/15(水) 01:00:17.06 ID:Y3mPoJPY.net] >>732 レジスタトランスファーレベルとは何か？ そのHDLの書き方の定義は何か。 ということを質問したいのだと思う。 おそらく、その時代の論理合成ツールで合成がしっかり出来る記述かと思う。 768 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 01:01:26.47 ID:kzTLNtm1.net] >>732 HDLでの記述が全て合成可能ではないだろ。合成ツールによってもどういう記述が合成可能かは変わるし。 769 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 01:01:45.86 ID:/laSnDti.net] >>733 煽ってるだけじゃ指導になってない 暴れとるわと思われてるだけ 770 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 01:06:26.01 ID:/laSnDti.net] >>732 みんな好き勝手言ってるけど、 RTLっていうのは、レジスタとクロック信号は意識して、 論理ゲートを意識しない抽象化レベルのことだよ 771 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/15(水) 01:12:28.58 ID:Y3mPoJPY.net] >>736 合成ツールによって書き方が変わるし、その会社やその人の文化によっても変わります。 なので、RTL記述とは何かを突き詰めるとSTARC本のようになるとおもう。ただ、中身は少し時代遅れな部分がある。理由は合成ツールの進化と文化と目的の違いがあるから。 772 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/15(水) 01:13:09.56 ID:Y3mPoJPY.net] >>737 ここはツーチャンネルですからｐ 773 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 08:31:31.82 ID:hRSly7oS.net] >>738 その説明が一番しっくりくるね 774 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 08:56:52.73 ID:0yV63lJd.net] arisa ◆QaHT6HayjI ID赤くして文句タレてるヤツよりはマシそうだけど、レベル低いね >>670　ありえんだろ、と思いながらも vhdl / verilog 双方で合成してみた 結果は全く同じだった 当然だわな、　c = a * b　コレだけだもん　(コードは↓) (Altera Q v16.1) オプション=デフォルトで合成　-> ハード・マクロに繋いで終わり オプション=ハードマクロ使用禁止 ->　全く同一の結果(レポートレベルで一致) 他にも合成ツールあるけど、結果は見えてるから 775 名前：もう試さんよ あと、主張するなら具体的なコードとツール提示しないとな そうじゃなきゃ 誰も信じないよ その点、ID赤くして文句タレてるヤツの方がまだマシ --- module mult_test ( ina, inb, mult_out ); input [ 8:0] ina, inb; output [17:0] mult_out; assign mult_out = ina * inb; endmodule [] [ここ壊れてます] 776 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/15(水) 09:45:44.12 ID:uCySsoXZ.net] >>742 その程度のレベルだと問題おきない。 あと、君の態度が悪い。くそうぜー氏ね 777 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/15(水) 09:47:02.92 ID:uCySsoXZ.net] verilogの冒頭と末尾に default_nettypeを入れるのがくそうぜー 778 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/15(水) 09:53:51.24 ID:uCySsoXZ.net] >>742 そもそも、そのコードは符号付き演算じゃないだろ。オマエバカか？ 779 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 19:40:13.47 ID:y7Z3Duqa.net] 名無し君 相手の言うことを素直に聞く癖をつけなさいね。 自分の実力のレベルも認識できず、理屈以前に仕様も認識できず、出来ましたと言いだし動かないものを出されてバカにするのでは、 力がつかないよ。 　何故素直にできないのか？　それは自分にに自信がなくて、間違いを指摘されるのが怖いからでしょ。 言い訳の余地を担保したいから、ソースコード書けとしか言えない。 相手の言うことを理解できないということは、仕事にならないから迷惑。お茶飲んで出直してくれば。 780 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 23:10:27.90 ID:2Ubd3MDH.net] なんのことや 781 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 23:10:31.07 ID:d1C9VGgS.net] FPGAの非同期リセットは本当に非同期のリセット信号を入力するとリカバリ、リムーバル違反でバグるのから嫌い 782 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 23:26:50.75 ID:n3DU9l2S.net] その程度のことなら、リセット信号を同期化すればいいだけだと思うんだけど それじゃダメなの？ 783 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 23:31:19.50 ID:5P//1Y7n.net] >>748 ASICでも同じじゃないの？ 784 名前：774ワット発電中さん mailto:sage [2017/03/16(木) 05:38:47.00 ID:XFZXD5DB.net] >>750 同じだよ。うちは右から左へのところてん押し出し回路で、enableがあれば問題……… クロック二回以上のリセット間隔が担保されていれば問題ないんじゃないの？ 785 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/16(木) 09:05:26.90 ID:gUqvnGh+.net] >>751 1.2クロック以上ぐらいかと 786 名前：774ワット発電中さん [2017/03/17(金) 05:05:42.69 ID:m3kX9Ato.net] >クロック二回以上のリセット間隔が担保されていれば問題ないんじゃないの？ だめ。そういう問題じゃない。 リセット解除時にクロックが入ると誤動作する。エッジの前後でリセットを 入れてはいけない。非同期リセットの加え方は難しいんだよ。 これを無視して問題が発生するケースは珍しいと思うが、バグることがある。 787 名前：774ワット発電中さん [2017/03/17(金) 05:21:51.81 ID:m3kX9Ato.net] ＞これは、（Aは知らんけど）現在のXのデバイスでは逆らしいよ ＞FFのリセット端子の機能を、同期・非同期選べるようになってて、LUT使わずに ＞できるし場合によっては、FFを0にする論理をこの端子に振り分けることで ＞リソース削減できるらしい 「らしい」じゃなくて、RTL　Viewerをみたらすぐわかるだろ。みないのかよ。ｗ Xはそうなのか、合成できているんなら、その方がいい。AlteraはRTL　Viewerで 見る限りリソースを膨大に消費している。 788 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 05:22:52.02 ID:3sSzv/0T.net] >>753 メタステーブル問題とおなじじゃねーか FF3個とAND1個で rst_n → srst_n をつくるしかないべ 751の名無しのレスはオレ様のジサクジエーンだからｗごめんな 789 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 05:24:43.56 ID:3sSzv/0T.net] なんだ、 force(笑)か 相手するのめんどくさいから、コテハンキボンヌ 790 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 05:36:47.09 ID:3sSzv/0T.net] まぁ。リセットのクロックが1クロックずれて回路が動作したら問題になるか、 論理合成後のスケマで検討したらいいし、 そういうテストベンチ走らせて、ゲートSimでみて、 リセットタイミングを1nsぐらいふって動作にもんだいがあるか確かめればいいんじゃないの。 もう記憶の彼方なのであれだけど、確かにアルテラちゃんは、同期リセット問題で膨大なリソース食った希ガス。非同期でいいんじゃないの→いや と若い設計者が言い出すから、勉強になるだろうしめんどくさいので放置したけど。 小田原の開成駅あたりで口からいれるなにかのなにかのときに、そうだった。もう3年前の話で、仕事帰りに鶴巻温泉駅から徒歩で天然温泉に浸かってたことしか覚えてないなー 君サー長野県の案件やらね？ 低賃金で高機能なことやらされて、お客さんがわかってないから、君のような議論好きは重宝されるでー 791 名前：774ワット発電中さん [2017/03/17(金) 05:47:13.09 ID:m3kX9Ato.net] >FF3個とAND1個で rst_n → srst_n をつくるしかないべ FFとAND1個じゃ原理的に無理。 リセット区間がエッジの前後にかからないようにしないといけないからクロックに 同期した信号だけでは作れない。 つまり遅延回路をつくらないと無理だな。 792 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 05:58:32.94 ID:3sSzv/0T.net] >>758 ああはいはい。自分で考えな 君のようなサイコパスは、金出せば相手にしてやんよ ところで、符号付き演算VHDL/verilogマンせー問題はどうなったのかね。 ホウレンソウがないと、一緒に仕事する人が困るだろう 793 名前：774ワット発電中さん [2017/03/17(金) 06:05:13.46 ID:m3kX9Ato.net] ＞RTLっていうのは、レジスタとクロック信号は意識して、 ＞論理ゲートを意識しない抽象化レベルのことだよ 論理ゲートは意識しないと駄目でしょ。ｗ 意識しないのはゲートレベル信号の遅延だね。クロックする時点では組み合わせ ロジックの値が確定しているという前提で動作検証できる。 794 名前：774ワット発電中さん [2017/03/17(金) 06:12:53.22 ID:m3kX9Ato.net] ベテランも2種類あって、理論を正確に押さえている人もいるが、声がデカい ハッタリが上手いというだけで仕事をしている人も多い。 残念ながら生命力は後者が勝るらしく、どこでも蔓延っている。 795 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 06:26:48.78 ID:3sSzv/0T.net] >>760 ゲートSimすればぁ。それで検証できるよねぇ 796 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 06:30:01.17 ID:3sSzv/0T.net] 仕事させると、詳細な設計書つくるんだけど中身がなくて、詳細な設計書をつくるのに時間をとられて自分じゃ解決出来ないから会議好きになって納期遅延させる日立タイプ そんな感じだと思うの。 797 名前：774ワット発電中さん [2017/03/17(金) 06:30:35.46 ID:m3kX9Ato.net] ＞RTL ってのがはっきり決まってる訳じゃないからな。 これは極めて論理的で厳密な記述だよ。 「システム」＝入力と状態と出力からなり、入力と状態が決まれば出力は 一意的に決まる。 システムをクロック同期とすることで、複雑な物理現象の影響を回避して きわめて論理的に動作するシステムが可能になった。このクロック同期の 論理記述の方法がRTLだ。 Verilogがあいまいでいい加減だからといってRTLはいい加減じゃないよ。 RTLは非常に厳密というか数学的に完璧だよ。Verilogはまあ糞としか言いようがない。 798 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 06:34:37.86 ID:3sSzv/0T.net] >>764 ｸｿﾜﾛﾀRTL記述に verilogが入ることを理解してないし。糞ならVHDLつかうなりsystem-Cつかうなり そこまでもんくがあるなら自分で言語つくればいいと思うの でもなにが糞なのか、一覧というか仕様にすら起こせなくて、わめきちらす そんな感じだと思うの 799 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 07:38:17.16 ID:3sSzv/0T.net] 74ICで回路組む検証にでも行かせたら静かになるんじゃないか 800 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 07:40:49.95 ID:3sSzv/0T.net] >>761 ＞ベテランも2種類あって、理論を正確に押さえている人もいるが、声がデカい ＞ハッタリが上手いというだけで仕事をしている人も多い。 ＞残念ながら生命力は後者が勝るらしく、どこでも蔓延っている。 ハッタリが上手いというだけで仕事をしているけど アウトプットが自分で出せないから、他人に寄りかかるために気持ちを逆なでしてアウトプットを相手にさせるだけの、サイコパスだと思うの 801 名前：774ワット発電中さん mailto:sage [2017/03/17(金) 07:49:27.62 ID:wHarEXMB.net] 会社で呑気にFPGAで遊んでる人がいる… 802 名前：774ワット発電中さん mailto:sage [2017/03/17(金) 08:15:50.03 ID:yKmvESY5.net] 自分だけは仕事ができるという前提 803 名前：774ワット発電中さん mailto:sage [2017/03/17(金) 08:18:51.27 ID:ESdV+5JZ.net] なんか全部arisaだと思うと腑に落ちるようになってきた 804 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 09:27:36.84 ID:sfgOhstd.net] >>770 そう 805 名前：そう。ジサクジエーンだからｗｗｗ [] [ここ壊れてます] 806 名前：774ワット発電中さん mailto:sage [2017/03/17(金) 09:27:51.92 ID:4jz2ebgZ.net] >>764 >このクロック同期の論理記述の方法がRTLだ。 何言ってんだ？こいつ。 807 名前：774ワット発電中さん [2017/03/17(金) 10:05:36.63 ID:m3kX9Ato.net] 腑に落ちないか？　ｗ このくらい丁寧に説明して解らんと、これ以上は無理かも。しかしarisaレベルでも仕事は できるみたいだから問題ないと思うよ。 808 名前：arisa ◆QaHT6HayjI [2017/03/17(金) 10:13:47.21 ID:sfgOhstd.net] >>772 ＞>>764 ＞>このクロック同期の論理記述の方法がRTLだ。 ＞何言ってんだ？こいつ。 確かに、何を言っているんだろうね。 クロック同期=RTL じゃないことは、回路やったことのある人間からすると常識なのに。 809 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 10:15:08.02 ID:sfgOhstd.net] >>765 ＞>>764 ＞ｸｿﾜﾛﾀRTL記述に verilogが入ることを理解してないし。糞ならVHDLつかうなりsystem-Cつかうなり ＞そこまでもんくがあるなら自分で言語つくればいいと思うの ＞ ＞ ＞でもなにが糞なのか、一覧というか仕様にすら起こせなくて、わめきちらす ＞ ＞そんな感じだと思うの でverilogの何が糞なんだっけ 糞なら使わなきゃイイだろｗ馬鹿なの死ぬの 810 名前：774ワット発電中さん [2017/03/17(金) 10:41:30.15 ID:m3kX9Ato.net] Wikipediaの説明があまりよろしくないので、本質を強調して書いてみたのだが 頭のいい人なら本質がなにかが理解できると思う。 要はシステム理論で言うところのの「システム」を特殊化したものだな。 一般的システムは相互干渉など、検討するところがいろいろ発生するのでモデルから 実機動作を保証するのは非常に難しいがRTLにすることで馬鹿でもチョンでもarisaでも 設計できるようになる。そこが重要なところだな。バカチョンシステム＝RTLだ。 811 名前：774ワット発電中さん [2017/03/17(金) 10:44:28.30 ID:m3kX9Ato.net] RTLについては英語のWikiの方がすこしましかも In digital circuit design, register-transfer level (RTL) is a design abstraction which models a synchronous digital circuit in terms of the flow of digital signals (data) between hardware registers, and the logical operations performed on those signals. synchronousってところが重要ｗ 812 名前：774ワット発電中さん [2017/03/17(金) 11:05:36.26 ID:m3kX9Ato.net] 　C = A + B 　R = R + 1 ABCがノードでRがレジスタだとすると区別しないといけない。宣言するか記号で区別する。 宣言で区別するなら　reg R; 記号を変えても区別できる。バス幅記述もあるので一長一短はあるが記号で区別した ほうが分かりやすい。 　R <= R + 1; ここにalways＠なんて記述は不要。 しかしどうしても always @(posedge clk or negedge resetn) で記述したいなら always @(posedge clk or negclr resetn) とかいて、下にはif(resetn)は不要だ。 ６６６の例なら always @(posedge clk ,negclrn rst_x) begin o_out <= i_in; end これならまだ許せる。 これはあまりにも馬鹿っぽい always @(posedge clk or negedge rst_x) begin if (~rst_x) o_out <= 8'h0; else o_out <= i_in; end 813 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 18:45:11.32 ID:3sSzv/0T.net] >>777 RTLは同期じゃなくともRTLだから、その英語の説明書いた人が間違っているね。 普通同期回路しか組まないから、そう書くのもわかるけど 814 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 18:47:08.32 ID:3sSzv/0T.net] つうか、 レジスタそのもの知らないね。 815 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 18:50:40.05 ID:3sSzv/0T.net] レジスタってのは、ソロバンの玉だ そこにクロックは関係ない 5玉2個 1玉5このソロバンで16進九九を暗記して掛け算やればわかるべさ 816 名前：774ワット発電中さん [2017/03/17(金) 20:37:21.23 ID:m3kX9Ato.net] Verilogより糞＝arisa 817 名前：774ワット発電中さん mailto:sage [2017/03/17(金) 21:57:09.75 ID:r9uM40L2.net] >>754 合成後のリソースの確認ってTechnology map viewerじゃないの？ 818 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 23:17:58.62 ID:WFa2yAJV.net] 自分の思い通りにならないとクソというだけだな 819 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/18(土) 00:18:37.09 ID:sqG/oY2m.net] 間違っていたことを言っていたら否定しないでやんわりと言い方を変えて誘導して欲しい。 820 名前： と日本語にして言えばいいのに。クソとか短くし過ぎでｸｿﾜﾛﾀRTL [] [ここ壊れてます] 821 名前：774ワット発電中さん [2017/03/18(土) 02:22:08.35 ID:QeC5R8wZ.net] これほど見事に本質を外してカスだけを学ぶのをどこかで見たような気がする。 そう親の悪いとこだけを見て育つ。まさにバカ息子。ｗ 822 名前：774ワット発電中さん [2017/03/18(土) 02:29:07.32 ID:QeC5R8wZ.net] ＞合成後のリソースの確認ってTechnology map viewerじゃないの？ うん。正しい突っ込み。そこでｘの場合非同期クリアラインはどうなってる？ 　RTL　Viewer 　合成後　Mappping　View これを比較するとわかる。 823 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/18(土) 04:13:25.30 ID:sqG/oY2m.net] >>745 ＞>>742 ＞そもそも、そのコードは符号付き演算じゃないだろ。オマエバカか？ 符号付き掛け算の演算で、verilogがクソ VHDL優秀 問題はどうなったのーーーー 824 名前：774ワット発電中さん mailto:sage [2017/03/18(土) 06:46:13.21 ID:KxFROVaQ.net] 会社でFPGAいじって遊んでる人がいる… 825 名前：774ワット発電中さん mailto:sage [2017/03/18(土) 12:44:56.76 ID:sPEWk5nv.net] PC自体がオモチャだよな 826 名前：774ワット発電中さん mailto:sage [2017/03/18(土) 22:38:27.83 ID:PGH+MX+f.net] >>789 いかんの？ 827 名前：774ワット発電中さん mailto:sage [2017/03/19(日) 06:55:01.64 ID:TznGG16W.net] >>791 仕事中に遊んでるの？ もし仕事中にやってるのなら、ちゃんとそれが後々会社のためになる生産性のある活動であればいいんじゃね？ かつ他に優先してやるべきことをおろそかにしてなければ 828 名前：774ワット発電中さん mailto:sage [2017/03/19(日) 07:08:09.56 ID:1T2JOXLS.net] 俺のことかと思った 829 名前：774ワット発電中さん mailto:sage [2017/03/19(日) 07:11:42.11 ID:hUEJHSVT.net] 脳ある鷹は爪を隠す。 爪があることばれたら死ぬほど仕事振られるからな。 830 名前：774ワット発電中さん mailto:sage [2017/03/19(日) 07:26:47.30 ID:IfxPXnZO.net] 自分だけは人より色々知ってて実力もあり「やればできる」能ある鷹であるという前提 831 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/19(日) 10:22:43.09 ID:e3jxytIN.net] >>792 のれんにうでおしじゃね 832 名前：774ワット発電中さん mailto:sage [2017/03/19(日) 11:21:49.51 ID:ADGqAoqi.net] １９９１年ぐらいSynopsysで遊んでた懐かしい。 833 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/21(火) 11:24:45.26 ID:gWpA4mBo.net] いま、給与で揉めてハローワーク求人番号 20020-01982671 が出るようになった。 倫理回路の設計をいましてるみたいｗ 834 名前：774ワット発電中さん mailto:sage [2017/03/21(火) 13:04:01.21 ID:VVQfmyaJ.net] 倫理回路って、キカイダーの良心回路みたいなやつか。 カッコいいな！ 835 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/21(火) 13:22:16.19 ID:xGlHboCE.net] >>799 キカイダーってなんだ。 もしかして、これがジェネレーションギャップ回路開発か 836 名前：774ワット発電中さん mailto:sage [2017/03/21(火) 15:29:20.92 ID:TLt+CwoC.net] テクノプロ・エンジニアリングさんすごいですね。 もしかして、AI関係かな。 837 名前：774ワット発電中さん mailto:sage [2017/03/21(火) 16:06:38.46 ID:ym7mENE4.net] キカイダーの良心回路には不具合が有ったのでとても苦しみました。 838 名前：774ワット発電中さん mailto:sage [2017/03/21(火) 17:12:01.78 ID:GAhtXE5N.net] 不具合っつうか脆弱性だろあれ バックドアでも仕掛けられたのかもしれんが 839 名前：774ワット発電中さん mailto:sage [2017/03/22(水) 00:40:13.17 ID:FQO5aS3H.net] プロセッサ「ギル」によって不正なアクセスが可能な回路なんだろうな 840 名前：774ワット発電中さん mailto:sage [2017/03/24(金) 00:15:31.83 ID:aczAUJlJ.net] 平均年齢高けーよ 841 名前：774ワット発電中さん mailto:sage [2017/03/24(金) 03:39:53.84 ID:YPsxTCQJ.net] 服従回路を付ければOK ジロー君もようやく人間になったな まぁ兄のイチローは元々両親回路が無いから人間だっのだが 842 名前：774ワット発電中さん mailto:sage [2017/03/24(金) 06:07:15.98 ID:IE9nIaF1.net] 448 名前:名無しさん＠そうだ登録へいこう [sage] :2017/03/22(水) 23:56:08.07 ID:3lwhAhjg0 >>434 見られない人の為に求人票取って来ました・・・・・ http 843 名前：://imepic.jp/20170322/857110 http://imepic.jp/20170322/857080 [] [ここ壊れてます] 844 名前：774ワット発電中さん mailto:sage [2017/03/28(火) 13:56:21.45 ID:vZUVgWP0.net] HDLで浮動小数点使う分野ってどんなん？ CPU/MPU/FPU/GPU以外で。 845 名前：774ワット発電中さん mailto:sage [2017/03/28(火) 20:51:54.28 ID:zdoa7nON.net] >>808 演算処理をする分野 846 名前：774ワット発電中さん mailto:sage [2017/03/28(火) 22:23:43.02 ID:rlaAsiWy.net] あんまり言っちゃいけないのかもしれないけど、 振動の分析、制御をするような用途で使ったよ。 847 名前：774ワット発電中さん mailto:sage [2017/03/29(水) 22:34:14.24 ID:RVPOH2tY.net] >>807 倫理www 848 名前：774ワット発電中さん [2017/04/01(土) 04:25:50.46 ID:I0f5vaWg.net] >810 例えばどんな分析をするの？ 849 名前：774ワット発電中さん [2017/04/01(土) 04:31:39.97 ID:I0f5vaWg.net] 振動を取り込むだけなら、浮動小数点はいらない。分析だったらPCでやるんじゃ ないだろうか？　みたいな疑問。 今やってる仕事とかも、マイコンでやった方が絶対に安上りなんだけど仕事だから FPGAでやってる。自分の受け持ちだけでも300万だけども、マイコンなら恐らく 30万でも十分できそうだ。アルバイトで10万でやらせてくれないだろうかとふと 思う。 850 名前：774ワット発電中さん mailto:sage [2017/04/01(土) 06:32:15.11 ID:hyn7qkyy.net] >>813 自社開発して売り込み。 851 名前：774ワット発電中さん mailto:sage [2017/04/01(土) 07:01:54.32 ID:TNLLjvn7.net] >>810 アクティブサスペンション？ 852 名前：774ワット発電中さん mailto:sage [2017/04/01(土) 07:06:03.30 ID:TNLLjvn7.net] うちも組み込みだけど浮動小数点がっつり使うな FPGA+DSP+ARM こんな構成 853 名前：774ワット発電中さん mailto:sage [2017/04/01(土) 07:16:45.76 ID:kY/sEuQx.net] >振動を取り込むだけなら、浮動小数点はいらない。分析だったらPCでやるんじゃ >ないだろうか？　みたいな疑問。 制御って言ってるんだし、「取り込むだけ」という視点はないな。 分析といっても、制御のための分析なのだとしたらPCを使えないって判断もあるだろね。 854 名前：774ワット発電中さん mailto:sage [2017/04/01(土) 07:41:20.65 ID:VS4iTdco.net] 金融取引。後fpgaによる数値計算で有名なのは油田探査 要はお金が唸ってるところ 855 名前：774ワット発電中さん mailto:sage [2017/04/01(土) 17:41:18.97 ID:I0f5vaWg.net] >818 油田探査なんて一刻一秒を争うわけでも無かろうに。バッチでも十分間に合う。ｗ 856 名前：774ワット発電中さん [2017/04/01(土) 17:45:11.84 ID:I0f5vaWg.net] >アクティブサスペンション？ メカ系にそんなにスピードはいらんだろ。メカ振動でMhzはないだろ。ｗ 857 名前：774ワット発電中さん mailto:sage [2017/04/01(土) 17:50:38.64 ID:kY/sEuQx.net] とりあえず自分が思いつかない用途に需要がある、ぐらいに思っておいて良いのでは。 誰しも世の中のことを全部納得できるわけでもないんだし。 アマゾンのクラウドサービスでFPGAが使える、って話もありましたね。 何をするのに使うのか、俺の仕事の範囲では現実味が全然ない。 858 名前：774ワット発電中さん mailto:sage [2017/04/01(土) 20:56:05.99 ID:VS4iTdco.net] >>819 もう数年前の話だけど、FPGAによる数値計算を 売り物にしてるベンチャーがあって、そこの最大の客が 油田探査会社だと言ってたんだよ。 検索したら、 news.mynavi.jp/articles/2010/05/25/flynn_fpga_hpc/ に書いてある。 859 名前：774ワット発電中さん mailto:sage [2017/04/02(日) 12:58:02.41 ID:fxm50G8D.net] >822 なるほどね。FPGAの場合同時演算をいくつもできるのでそういう意味では高速化できるんだね。 純粋に演算だけでも最適化するとFPGAの方が速くできるんだね。 参考になった。ありがとう。 860 名前：774ワット発電中さん mailto:sage [2017/04/02(日) 13:06:26.13 ID:4C3wqVh6.net] 失敗例を挙げてもねえ 861 名前：774ワット発電中さん mailto:sage [2017/04/02(日) 16:58:56.37 ID:mEftNjKW.net] 正しい例、納得のできる例が出てくるまで納得しないなんて、面倒な議論をふっかける人だな。 862 名前：774ワット発電中さん mailto:sage [2017/04/02(日) 17:29:37.57 ID:Lx0P/E1/.net] 研究用途だけどns単位で時間可変可能なディレイタイミング作るのにFPGA使ってるよ。複数同時に出力しなきゃならない。マイコンだとパラにns制御なんて無理だからFPGAでやってる。 863 名前：774ワット発電中さん mailto:sage [2017/04/02(日) 18:31:57.54 ID:oHpIwzQ1.net] 文句ばかり言って自分では手を動かさない奴は 何も生み出さないまままま人生を終えればいいんだよ 864 名前：774ワット発電中さん mailto:sage [2017/04/02(日) 19:05:31.06 ID:gAxtKXLe.net] >>827 大学の教授（一部）はまさに口だけな感じだな 865 名前：774ワット発電中さん mailto:sage [2017/04/02(日) 22:41:00.32 ID:oHpIwzQ1.net] >>828 当然だが人を動かして事を成してる奴は含まれないぞ 866 名前：774ワット発電中さん [2017/04/03(月) 02:54:17.46 ID:Dy7XM/gQ.net] >826 そういうんは確かにFPGAしかできないが、あまり汎用的ではないよな。まあ研究所だと いろいろあるだろうけど。 圧倒的にFPGAが有利な分野ってないんか？ 867 名前：774ワット発電中さん mailto:sage [2017/04/03(月) 03:00:09.71 ID:YYnxB/Vc.net] 汎用的な用途であれば、専用ＩＣ開発されたりマイコン機能として内蔵されるものじゃないの？ 868 名前：774ワット発電中さん mailto:sage [2017/04/03(月) 07:33:29.68 ID:2XwCEGd+.net] >圧倒的にFPGAが有利な分野ってないんか？ 自分で答えを言ってる。 >あまり汎用的ではない ただ>>830が勘違いをしているのは、汎用的ではないもの＝特殊な用途、だと思ってるところだな。 ソフトウェアの、ファームウェアのプログラムって今の世の中では特殊な用途だけに使われるものではないね。 だけど、出来合いのプログラムでは対処できないから、産業民生趣味の様々な分野で独自にプログラムを組む。 それと同じだと考えればいいと思う。 869 名前：774ワット発電中さん mailto:sage [2017/04/03(月) 10:40:21.63 ID:Dy7XM/gQ.net] >832 言わんとすることは解る。FPGAの柔軟性はもちろん素晴らしいと思う。 しかしまだ自分の技術が未熟だからというのもあると思うが、FPGAってマイコンよりも はるかに時間がかかる。マイコンなら3日で余裕と思っても1週間くらいかかる こともままあるが、FPGAだと3日くらいと思ったら1か月かかることがしばしばある。 　柔軟だと思ってFPGAを選んでしまうとえらい目に合う。確かに柔軟ではあるが 工数が無茶苦茶かかる。 こういう傾向ってない？　自分の場合は大あり。 被害を受けるケースとしては、「ここはマイコンでも可能だが、FPGAでやって 置いた方が客にとっても柔軟性がある。よしFPGAで行こう」 とサービス精神を出したような場合だ。見積もりはマイコンで考えて三日の 費用で出す。ところが実際には納期を遅らせて大目玉を食らってしかも1か月間 もかかって大赤字。 870 名前：774ワット発電中さん [2017/04/03(月) 10:45:17.03 ID:Dy7XM/gQ.net] やはりツールがネックになってる気がする。 せっかくの柔軟性がパー。受難性大あり。 871 名前：774ワット発電中さん mailto:sage [2017/04/03(月) 16:35:21.38 ID:JYkM9FgB.net] >>833 余裕のある会社って良いね 872 名前：774ワット発電中さん mailto:sage [2017/04/03(月) 23:01:27.30 ID:2XwCEGd+.net] 見込みより時間がかかってしまうとか、ツールがネックだと感じるとか。 自分でとても的確な答えを言ってる。 >しかしまだ自分の技術が未熟だから 873 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 06:08:50.12 ID:k75v/N4R.net] マイコンもツールの進歩は長い間停滞していたが、このところ急激に進歩している気がする。 ツールでカバーできるものを技術修練しないといけないというのも辛いな。はんだ付けの自慢 と同じレベル。 874 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 07:14:36.17 ID:RWPxDEqb.net] これぐらいのハンダ付けはエンジニアなら普通のことだよね、っていう現場のお姉さんの話を 自慢だと感じてしまうのに似ているわけか。 マイコンのツールは簡単だと感じて、FPGAのツールが難しいと感じるのは、ツールの成熟度とは関係なく、 その人が、マイコン向けのセンスを持っていて、FPGAのセンスを持ち合わせていないだけかもしれないよ。 たとえば、オムレツはうまく焼けないけれど、棒高跳びなら県大会上位入賞レベル、みたいな人もいるわけだけど、 みんなにとって、オムレツを焼くことが棒高跳びより難しいわけじゃない。向き不向き。 持ち合わせていないものを使わなければいけないとしたら辛いね。 875 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 07:32:57.58 ID:9nV1K5XI.net] センスで片付けられるような問題じゃないよ ソフトウェアプログラミングはパソコンがあれば無料で出来る マイコンのプログラミングも2000円で出来る 圧倒的に人工が多く、情報も多い FPGAは？ 開発ツールも高いしFPGA自体も高い 人工が少ないので情報も少ない そもそもFPGAの得意なジャンルが少ない FPGAを使った趣味の電子工作の作品なんて数えるほどしかない それこそFPGAを使うこと自体が目的みたいなやつ 876 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 07:52:57.75 ID:RWPxDEqb.net] >>839 えー。開発ツールって無料ので十分楽しめるやん。 小規模なものなら、数100円からあるし、あとの理由も、なんか、できない理由を探しているみたいだよ。 それって、典型的な「不向きな人ができないことに劣等感を持ってる」パターン。 それとさ、随分前から用途とか作例とか聞いている人がいるけれど、その時点で向いていないと俺は思うのだ。 好きならマイコンもFPGAも何かを実現する手段でなくてもいい。それ自体が目的だったりするよ。 マイコンのLチカでも、それで何がおもしろいの？ って考える人より、それでワクワクできる人の方が楽しめるもん。 詰将棋ってあるでしょ。あれをやっていたって、なーんも実用的なメリットなんてないけど、それができる人が将棋に向いてる。 ついでいえばトップクラスでもなければ、将棋をやってても実際的なメリットなんてない。 不向きなものが苦手なのは当たり前なんだし、愚痴をこぼすよりも、攻略する楽しみを考えた方がいいのに。 ま、それが難しいのだろけど。 877 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 07:57:40.59 ID:9nV1K5XI.net] 結局FPGA自体が目的か 878 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 07:57:47.41 ID:3EEaswCY.net] >>839 マイコンなんか誰でも出来るからマイコン出来たってしようがない。もっとレベルの高いFPGAやアナログも判れば重宝されるよ。 879 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 08:01:20.09 ID:9nV1K5XI.net] そりゃ誰でも出来るような物しか作れないようなのはマイコンだろうがFPGAだろうが回路設計だろうがダメだろう 880 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 08:01:52.06 ID:Ww3t+WHi.net] 映像とか高速通信とかパルサーとかFPGA向きな仕事は沢山ある。素人にはむりだけど。 881 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 08:04:06.11 ID:9nV1K5XI.net] 仕事があるのは当たり前だろそりゃ 無かったらデバイス自体無くなってる 882 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 08:06:07.36 ID:9nV1K5XI.net] 圧倒的にマイコンに比べて少ないのは確か 883 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 08:07:04.82 ID:J2Fqs16O.net] >>842 「マイコンが出来る」にも様々なレベルがあるけどな あなたの感覚だと電子工作レベルのマイコンプログラミングができれば 「マイコンが出来る」と言えるのだろうなと予想 884 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 08:12:54.74 ID:2i90bbQO.net] >>847 どっちも仕事で使ってるけど。マイコンなんかだれでも出来るでしょ？ 885 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 08:17:39.50 ID:UVtuqnch.net] 自分ができる(と思ってる)ことについて、聞いてもいないのに誰でもできると言ってどやってる奴時々見かけるけど何がしたいのかわからない 886 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 08:20:31.39 ID:2i90bbQO.net] >>846 マイコンなんて仕事で２年もやればそれなりになるけどFPGAとかアナログ技術 887 名前：者育てるのは大変だよ。 [] [ここ壊れてます] 888 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 08:31:40.61 ID:9nV1K5XI.net] 本当に応用範囲が広いなら、8pin数十円ワンチップFPGAとか、スーパーコンピューターのFPGA版のスーパーFPGAなんかがあるはずなんだけど... 無いねwww 889 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 08:32:14.84 ID:9nV1K5XI.net] 誰でも出来るFPGAなんかじゃなくて、ASIC開発すればwww 890 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 08:33:32.80 ID:9nV1K5XI.net] >>850 2年でなんとかなるのって、超小規模のオモチャソフト開発か？ 891 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 08:43:06.81 ID:J2Fqs16O.net] >>853 だから認識がそうなんだよ 自分が「できる」つもりになってる井の中の蛙だということを知らない奴 892 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 08:58:31.11 ID:xiNkg4xl.net] 本当にできる奴は不思議と自分ができるとは言わないんだよなぁ 893 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 09:02:41.44 ID:SeWQJWJy.net] 誰でも歩けると言ってるくらい意味がないな 894 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 09:07:26.68 ID:DhUDC1Vj.net] ASICに比べたら、 遅い、高い、電力食う、大きい、 ソフトに比べたら、 応用範囲が非常に狭い 隙間デバイスですね そういう非常に狭い世界でしか威張れない かわいそうです 895 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 09:40:15.39 ID:ORkC4W14.net] そういう視点が凝り固まった人いるよね。 896 名前：774ワット発電中さん [2017/04/04(火) 09:46:42.17 ID:k75v/N4R.net] >そういう非常に狭い世界でしか威張れない >かわいそうです 威張りたい、いいカッコがしたい。ｗ しかしまず電気ってとこが圧倒的に不利だよな。メカだと動きが見えるから 見栄えがする。 「こんなに素晴らしいものを作りました」って見せても理解できる人は少ない からなー。 でも鉄ちゃんとか駅弁マニアよりはFPGAマニアの方がマシだろ。 897 名前：774ワット発電中さん [2017/04/04(火) 09:47:39.80 ID:k75v/N4R.net] ＞マイコンなんか誰でも出来るからマイコン出来たってしようがない。もっとレベルの高いFPGAやアナログも判れば重宝されるよ。 応用分野を考えるとマイコンの方が難しい場合がおおいよ。しかしツールがいいので 開発はやりやすい。 バグ取りでもブレークをおいてすぐ修正できる。適当に作って動かしながらアジャイル で開発できる。100個くらいのバグならすぐ修正できる。しかしFPGAは実機デバッグで 100個もバグがあると中々終わらん。ｗ 898 名前：774ワット発電中さん [2017/04/04(火) 09:52:47.14 ID:k75v/N4R.net] ＞それとさ、随分前から用途とか作例とか聞いている人がいるけれど、その時点で ＞向いていないと俺は思うのだ。 お前、FPGA向いてるけど結婚に向いてないぞｗ。 趣味だけではできんのだよ。飯のタネにするにはどうするか？　用途、作例は重要だよ。 仕事を何とかつくらねばならんからな。 899 名前：774ワット発電中さん [2017/04/04(火) 12:17:14.17 ID:YHt45DqS.net] >>861 それ、人に聞いてる時点でダメだろ なんかボケーッと読んでみたけど酔っぱらいの会話より つまらん話してるなぁ 900 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 12:24:54.30 ID:k75v/N4R.net] つまらん話を引き上げて面白い話にできると、頭いいなーって思うけどな。 つまらん話を貶してさらにつまらん話にするのでは、つまらん話をしてる本人と あんまり変わらんな。ｗ 901 名前：774ワット発電中さん [2017/04/04(火) 12:29:56.67 ID:k75v/N4R.net] 何かというと直ぐにケチをつける奴って、よっぽど自信があるんだろうな。まあ 自信を持つのは悪いとは言わんが、それに見合うだけの生産的な話もしないとな ケチをつけるだけでは脳がないとおもうぞ。まあ生産的な話を期待してるわ。 902 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 12:49:03.00 ID:DhUDC1Vj.net] FPGAがぴったりな用途をあげるのも生産的だと思うけどね なんて頑なに拒むのか意味わからんね 身近な用途が無いからだろうけど 903 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 12:51:51.41 ID:DhUDC1Vj.net] インテルですら一般的な使い方を見つけられずにいるよね ハイエンドパソコンにも積まれない しょせんはASICを作る前のブレッドボードだよFPGAは 904 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 17:35:15.89 ID:6O7iNVok.net] >>866 組み込みの仕事でzynq基板作ってるけどlinuxとfpga組み合わせて使うと面白いよ。ネットにも繋がるし。ラズパイにFPGAがついたようなもんだ。ASICは開発しんどいし面白くないからやりたくない。 905 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 18:33:30.96 ID:9nV1K5XI.net] 全く面白さが伝わってこない 906 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 18:56:51.43 ID:2i90bbQO.net] >>868 批判しか出来ないやつより数段上 907 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 19:14:03.46 ID:ov78swCw.net] >>852 半導体メーカーでASIC開発10年やってたけど一生やるもんじゃないね。 908 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 19:22:39.58 ID:ZVLEQyqt.net] もう、見積もりを有料化したい。 909 名前：774ワット発電中さん [2017/04/04(火) 21:15:56.94 ID:YHt45DqS.net] そもそもFPGA云々以前に単に見積もりというものを 出来ない人間の愚痴からダラダラ続いてるだけだしなぁ なんでニッチなデバイスじゃ駄目なのか？ FPGAを何に使うかじゃなくて自分の作りたい物を補完 するのにマッチするのかという考え方が出来ないのか？ FPGAのスレではなくHDLのスレでやる話題なのか？ 910 名前：774ワット発電中さん mailto:sage [2017/04/04(火) 23:48:28.33 ID:RWPxDEqb.net] >FPGAがぴったりな用途をあげるのも生産的だと思うけどね 自分で、身近でぴったりな用途のひとつを出してる >ASICを作る前のブレッドボード 同一人物なのかな。 いつも自分で的確な答えを見つけているのにそれに気づいていない。 おかしな人だ。 911 名前：774ワット発電中さん mailto:sage [2017/04/05(水) 00:00:03.42 ID:k8DdNle3.net] >>868 >全く面白さが伝わってこない そりゃ、面白くない人には面白くないよ。他人が観て面白い映画が自分にとって必ずしも面白いものではないのと同じ。 ただ、なにごとも他人から見て地味で面白そうでないものを面白いと思える人は、より積極的に学習しやすいってことはあると思います。そのあたりから差がつくね。 マイコンの方が簡単だ、って言ってる人も、他人から見て何が面白いの? みたいなプログラミングや用途、テーマを面白いと思って取り組んだはずです。 >>872 >FPGAのスレではなくHDLのスレでやる話題なのか？ ソフトウェアのプログラミング言語には馴染めたけれど、HDLには馴染めなかった人だと思う。 自分が馴染めないものは、難しいものであって、価値がないものだと考えることで、幸せになれるとでも思っているんだろうなあ。 目を瞑っているだけなのに。それにちっぽけな人間だもの、何から何まで守備範囲にすることなんて無理ってことを受け入れることも必要なのにな。 912 名前：774ワット発電中さん mailto:sage [2017/04/05(水) 08:47:47.96 ID:PWjkyvk3.net] >>874 自分が出来ることについては、それが出来ない他人をバカにし、逆に自分が出来ないことは、それが出来たところで大したことないとやはりバカにする そういう奴が実際にいるよな 人間性が残念だわ 913 名前：774ワット発電中さん mailto:sage [2017/04/05(水) 10:40:13.37 ID:Cyu+7HZj.net] > 人間性が残念だわ こんなことよく平気で言えるな 914 名前：774ワット発電中さん [2017/04/05(水) 11:31:11.31 ID:SdY1593/.net] >組み込みの仕事でzynq基板作ってるけどlinuxとfpga組み合わせて使うと面白いよ。 これは狙い目だというの分かってるんだがLinuxがハードルが高いｗ WinじゃなしにLinuxやっておけばよかったよ。いきなり仕事を取るのは怖いし Beagleやラズパイでチョコチョコとは遊んでるんだが、なかなか難しいよ。 要するにFPGAだけでは仕事の範囲が限られてくる。Linuxと合体すればそこら中の あらゆる仕事をゴッソリ取れる。しかし、取ったはいいがFPGAで納期見積もりを 失敗した上にLinuxでもまた失敗となると、泣きっつらに蜂。 915 名前：774ワット発電中さん [2017/04/05(水) 11:35:45.62 ID:SdY1593/.net] ＞半導体メーカーでASIC開発10年やってたけど一生やるもんじゃないね。 心臓に悪いよな。1億くらいをお釈迦にしても平然と弁当が食えるくらいに 面の皮が厚くないと無理だよ。ASICをやると痩せるぜよ。きっと。 俺はやったことないが。 916 名前：774ワット発電中さん [2017/04/05(水) 12:58:28.79 ID:jyt6fgtO.net] 個人事業者なのか？ なんか書き込み見てると随分と稚拙な感じがするし 経験積んだ技術者には見えない というか個人的な愚痴はtwitterでやってくれ 917 名前：774ワット発電中さん mailto:sage [2017/04/05(水) 13:51:37.68 ID:SdY1593/.net] 精神的に開放 918 名前：されていないと知性も働かないだろう。 狭量だと技術もまた矮小になる。もう少し大らかになると頭も良くなるぞ。 [] [ここ壊れてます] 919 名前：774ワット発電中さん mailto:sage [2017/04/05(水) 18:09:03.49 ID:k8DdNle3.net] >要するにFPGAだけでは仕事の範囲が限られてくる。Linuxと合体すればそこら中の >あらゆる仕事をゴッソリ取れる。しかし、取ったはいいがFPGAで納期見積もりを >失敗した上にLinuxでもまた失敗となると、泣きっつらに蜂。 つまり、この人は「能力的に問題がある」と言ってるわけだけど、本人としては解決方法は考えているんだよな。 >狭量だと技術もまた矮小になる。もう少し大らかになると頭も良くなる 自分の問題を掲げておいて、直後に自分なりの答えを書いている。 920 名前：774ワット発電中さん mailto:sage [2017/04/05(水) 18:20:41.17 ID:3yQ3eSpp.net] FPGAの応用範囲が狭いのは間違い無い 921 名前：774ワット発電中さん mailto:sage [2017/04/05(水) 19:20:04.38 ID:SdY1593/.net] 応用範囲が狭くなるのは開発コストや単価が上がるからで、デバイス自体の柔軟性 は非常に高いので、ネックとなる開発コストを抑えて適切な市場を見つけることが 出来れば問題は無くなる。 　利益が見込まれるなら、便利な開発ルールなども導入できるので好循環が生まれる。 しかし現状は関連する仕事があまりないので年に一回程度しか使わない。こういう 状況だとなかなか上達もしない。3か月みっちり使ってかなり上達したのにまた忘却 サイクルに入っていく。 　アッ、でも今回は予定よりもはるかに長いので技術も上達しつつある。長い目で 見ると酷いトラブルは世界を広げたり、技術の上達には良い結果をもたらすので はあるまいか。 　それにも増して何よりも大事な「謙虚」というものを学ぶことになる。 ＞８８１ 　少し冒険をして、難度の高いものをやれば、どんなに優秀な技術をもってしても きっとトラブルと思う。そうすると知性と謙虚さを学ぶことができる。と思う。 922 名前：774ワット発電中さん mailto:sage [2017/04/05(水) 20:03:18.83 ID:6ZLLgd+T.net] >>876 ？ 923 名前：774ワット発電中さん mailto:sage [2017/04/05(水) 20:03:45.52 ID:bOXFa/O0.net] FPGAでCPU作ろうとしてるんだけど、どれ買えばいいのかわからない 924 名前：774ワット発電中さん [2017/04/05(水) 20:24:43.37 ID:JVs1fI5c.net] 今からFPGA勉強して参入出来そうな市場ってあるの？ 925 名前：774ワット発電中さん mailto:sage [2017/04/05(水) 20:38:51.87 ID:e/eYfLqE.net] >>885 CQ出版　以外 926 名前：774ワット発電中さん mailto:sage [2017/04/05(水) 20:55:08.02 ID:fNSsNIiq.net] >>883 まだまだ「謙虚」が足りないように見える 927 名前：774ワット発電中さん mailto:sage [2017/04/05(水) 20:59:05.53 ID:PWjkyvk3.net] 本当にいろんな事がよくできる人って不思議と謙虚な人が多いよね なんでだろう 928 名前：774ワット発電中さん mailto:sage [2017/04/05(水) 21:01:40.90 ID:rrsSS6Og.net] >>885 Terasic DE0でおｋ 929 名前：774ワット発電中さん mailto:sage [2017/04/05(水) 21:33:21.92 ID:fNSsNIiq.net] >>889 そうか？ 930 名前：774ワット発電中さん mailto:sage [2017/04/05(水) 22:04:11.25 ID:k8DdNle3.net] プロ野球で代打要員の選手が、 「打席に入るのはせいぜい1試合に1回。あとはバットを握ることはもちろん、他のトレーニングもしないので衰える一方」 なんて言ってたらそりゃ仕事は減りますよね。 931 名前：774ワット発電中さん [2017/04/05(水) 22:53:17.71 ID:tCst8H9X.net] 出来ない理由探しにしか見えないからなぁ。 Zynqに興味があるなら、何か適当なペリフェラルでも 自分で作ってみればいいし、Linuxが嫌ならFreeRTOSが オフィシャルにあるんだから、それ使えばいいし。 話の流れに出て来た人ってさっさと手を動かしてる人だよ。 口というか愚痴ばかりで駄目エンジニアの典型にしか見えない。 932 名前：774ワット発電中さん [2017/04/05(水) 22:54:13.47 ID:tCst8H9X.net] ×話に出てきた人 ○話に出てきた出来る人 933 名前：774ワット発電中さん mailto:sage [2017/04/05(水) 23:13:09.62 ID:oDf3nJPN.net] >>885 別の人も書いてるけどDE0-CVがお手軽。 でもCPU作るならFPGAで作る前に、簡単なエミュレータを作ってサイクルとかを設計した方がいいよ。いきなりは作れないから。 934 名前：774ワット発電中さん mailto:sage [2017/04/05(水) 23:35:10.92 ID:Eox1aq8j.net] 8080でもエミュを作れれば問題解決能力 935 名前：が 桁違い、それも３桁以上になるだろう。 給金は伸びないけど。 [] [ここ壊れてます] 936 名前：774ワット発電中さん mailto:sage [2017/04/05(水) 23:48:13.79 ID:e/eYfLqE.net] $119 15K DE0 $150 49K DE0-CV $85 50K DE10-Lite コスパなら、DE10-Lite　だな 937 名前：774ワット発電中さん mailto:sage [2017/04/06(木) 00:33:31.61 ID:BvGOI6Q6.net] >>889 どっちかだな 謙虚かクソ頑固か 938 名前：774ワット発電中さん mailto:sage [2017/04/06(木) 00:34:54.23 ID:BvGOI6Q6.net] でもクソ頑固な方はハマれば最高だが 聞く耳を持たず自分が誰よりも正しいと思ってるから伸び代も少ない 939 名前：774ワット発電中さん mailto:sage [2017/04/06(木) 03:35:10.49 ID:xogOISOJ.net] 段階を丁寧に追っていかないとマスターできないという人は理系の仕事には あまり向かない。始めてチューリングマシンのアイデアに触れただけで、コンピュータ の全体的イメージが出来上がる位の想像力は必要だ。 LEDチカチカができれば、「ヨッシャー、これで何でもできる。」と思える位の大胆さ は持ち合わせていてほしい。 　とは言えそうは問屋がおろさない。想像力があることと実際にそこに到達する ことができることとはかなり違ってくる。 到達するには「クソ頑固」が必要になる。一人で二つの性格を合わせ持つのは難しい。 しかし性格の反対のものが二人いて協力すれば簡単に到達できる。 ＞口というか愚痴ばかりで駄目エンジニアの典型にしか見えない。 これはクソ頑固な人から見た柔らか頭の持ち主の典型的イメージだ。職場にも そういう人を見つけてたら是非とも協力するということを思いつくと素晴らしい ことが起こると思う。 940 名前：774ワット発電中さん [2017/04/06(木) 08:17:08.87 ID:fRfXWBwr.net] この人いちいちなげーな 941 名前：774ワット発電中さん mailto:sage [2017/04/06(木) 08:20:04.18 ID:BvGOI6Q6.net] 日本語も所々おかしい 942 名前：774ワット発電中さん mailto:sage [2017/04/06(木) 09:06:20.34 ID:B6WVweHU.net] 自分だけは常に誰よりも正しいという前提 に立ってる人っているよね 端的に言えば傲慢な人 943 名前：774ワット発電中さん mailto:sage [2017/04/06(木) 11:37:57.08 ID:DCaIm0LR.net] >>885 どんなCPU作るのですか？ 944 名前：774ワット発電中さん mailto:sage [2017/04/06(木) 12:46:52.61 ID:xS4jKUZs.net] verilogで、 reg [7:0] retsu [0:5] [0:6]; みたいに定義する配列って、 同一モジュール内でしか使えないですか？ 下位モジュールに渡そうとしたら、 下位モジュールのinputの定義でエラーが出てしまうので、 どうなのかと思っているのですが。 945 名前：774ワット発電中さん [2017/04/06(木) 12:58:37.26 ID:xogOISOJ.net] >905 　もっと簡単なことでもエラーを出さずに誤動作するので、エラー警告を出しただけ でも驚きだが、そういうことはやらない方が良いと思う。 946 名前：新豊田市駅 mailto:sage [2017/04/06(木) 13:15:35.01 ID:ZIFSwZ82.net] あーあローンの返済後とかロンリーガールとか金持ちの庭とシマウマとかから解らなくして安城と刈谷で電車で死亡事故があったー！辞めろ風評被害！レジェンドこじきのイカロスになるしかない人たちがー！スラムダンク！ 安部マリーオ！ 947 名前：774ワット発電中さん mailto:sage [2017/04/06(木) 13:16:04.47 ID:xS4jKUZs.net] >>906 自分がイメージしやすいように、 8bitデータの二次元配列で扱いたかったんですが、 出来ないものはしょうがないですね。 ありがとうございます。 948 名前：新豊田市駅 mailto:sage [2017/04/06(木) 13:20:21.01 ID:ZIFSwZ82.net] 馬鹿だねー出てけーそうなるしかないのにねー顔パス？こじきにするよ 949 名前：新豊田市駅 mailto:sage [2017/04/06(木) 13:24:24.47 ID:ZIFSwZ82.net] パトカー何台とー 950 名前：774ワット発電中さん mailto:sage [2017/04/06(木) 16:24:14.13 ID:HiYM7m8u.net] >>905 階層アクセスは出来るけどね。 951 名前：774ワット発電中さん mailto:sage [2017/04/06(木) 19:07:14.99 ID:xogOISOJ.net] 　always　@(posedge　gclk　or　posedge　reset) 　　if(reset) 　　　fset_q　<=　24'h0; 　　e 952 名前：lse 　　　if　(ena　|　wr3)　 　　　　fset_q　<=　fset_d; この回路でリセット省略して初期値を入れて処理するとロジックに反映するという記述 があった。以下のように修正したみた。 　reg　[31:0]　fset_q　=　0; 　always　@(posedge　gclk) 　　if　(ena　|　wr3)　 　　　　fset_q　<=　fset_d; 　　　　　　　　　　　　 しかし実際にポストフィッティングを見るとリセットは入っていない。これは電源ON で自動的にリセットを入れるから省略されているだけで、もしリセットしないレジスター ではリセット回路が入ると考えていいのだろうか? [] [ここ壊れてます] 953 名前：774ワット発電中さん mailto:sage [2017/04/06(木) 19:54:25.26 ID:yo71/rW1.net] >>905 Verilogでは配列のポートは不可能 SystemVerilogなら可能 954 名前：774ワット発電中さん mailto:sage [2017/04/06(木) 19:57:14.00 ID:yo71/rW1.net] >>912 FPGAならコンフィグで初期値が書き込まれる ソースにないリセットは合成されない 955 名前：774ワット発電中さん [2017/04/07(金) 13:40:56.08 ID:PplUyc0X.net] >914 コンフィグで初期化されるのか。 チョと不安がよぎるけれども考えてみたらそれで十分だね。いままでmodelsim でのRTLシミュレーションの為にリセットを必ず入れていたが、変数を初期化して おけば必要ないな。 寧ろ積極的にリセット部分は除くほうが方がベターだね。特に同期リセットを 入れるとかなり回路が複雑になる。 　それにソースもリセットがないとシンプルで見やすくなる。 リセットは邪魔だね。変数の初期化でやってしまうべきだろうね。 956 名前：774ワット発電中さん mailto:sage [2017/04/07(金) 13:49:04.67 ID:aO2vTg+Z.net] 仕様「馬鹿はモノ言うな」 957 名前：774ワット発電中さん mailto:sage [2017/04/07(金) 13:50:51.96 ID:76ZmvVWO.net] ISPD Predicts Chip Futures Machine Learning to Determine Architectures www.eetimes.com/document.asp?doc_id=1331563& 958 名前：774ワット発電中さん mailto:sage [2017/04/07(金) 17:01:22.37 ID:PhjvhWW6.net] リセットSWの無いパソコン、電源ON/OFF するしかない まぁ、確かに そういう物も存在したような気がする 959 名前：774ワット発電中さん mailto:sage [2017/04/07(金) 17:52:28.82 ID:PplUyc0X.net] ＞９１８ 　リセットを設けるならコンフィグからかければいいのではないかな？　数ミリセカンド？で リセットできるのだからね。 リセットが必要なのは誤動作した場合だが、その場合はロジックのバグなどの誤動作というより は電気的な誤動作と考えた方がいい。そうかんがえるならコンフィグをしないとRAMベースの FPGAの場合はRAM内のロジックが飛んでる場合もあるからね。 どのみちコンフィグのリセットをするんなら内部のレジスタリセットはいらない。 無用の長物だ。 960 名前：774ワット発電中さん [2017/04/07(金) 18:04:10.81 ID:PplUyc0X.net] 1.PoweronReset　　電源を落とす。 2.config reset　　ローディング時間がすこしかかる 3.register reset　グローバルリセット 4.Logical reset 　これは適宜必要に応じていれる ３は reg buf = 0; とする。if(reset)はすべて省略、一切いれない。外部SWでグローバル リセットするような場合は２のconfigresetで行う。 ４のロジカルリセットはこれは必要なロジックがあれば当然つける。 てことね。 961 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 02:08:10.07 ID:Roxwkhx1.net] 勉強中の人は戯言を信じないように。 962 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 09:11:32.74 ID:TrrShKaz.net] >>921 そう書くなら、どのあたりがどんなふうに戯言なのか書くべきだと思うんだ。 それを避けてるでしょ。誰かが具体的に言って、些細なことでグダグダになるのを高みの見物でもするつもりっすか? あえて言うけど、ずるい。 963 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 09:29:10.69 ID:5Y98IkeC.net] 2chの書き込みを裏をと 964 名前：らずにそのまま信じるアホはさすがにいないかと [] [ここ壊れてます] 965 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 09:29:37.86 ID:5Y98IkeC.net] 基本的には全て戯言 966 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 09:52:24.58 ID:kB5Op5Wm.net] >922 前例がないので反発があるのは当然だ。 ★最近のFPGAではグローバルリセットは無用 これはかなり大胆な意見だと思う。どこの教科書にもリセットが入っているし、こんなことを いう人の前例がない。 しかし正しい選択だと確信している。意見のある人は言ってくれれば答える。 967 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 10:02:33.28 ID:5Y98IkeC.net] 正しいと確信してるなら他の人に意見を聞くな 確信してないから意見を求めてるんだろ？ 968 名前：774ワット発電中さん [2017/04/08(土) 10:03:02.36 ID:kB5Op5Wm.net] 前例がないことに対しては誰も慎重になる。そのことを真剣に考えてみるということは めんどうだ。考えることよりも学びを主体にした知識習得をしていると、誰もが正しいと 言っていることは、敢て反発するのは怖いものだ。 しかしベテランというポジションにいる人は、何か一言わざるをえない。そうしないと 示しがつかないからだ。 それが苦言。まあ稀に正しいこともあるが間違っていることも多い。 969 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 10:09:51.08 ID:5Y98IkeC.net] 製品開発だと不要なリスクをわざわざ負う必要が無いっていう意見が重視される 前例の有無はそれはそれで意味がある いろいろな評価が通ってることがわかってるわけで リスクがあっても何も問題が無い用途でやってねって感じ 趣味ならどうぞどうぞ そうじゃなきゃこんなところで同意を求めてないで評価、検証 970 名前：774ワット発電中さん [2017/04/08(土) 10:10:57.35 ID:kB5Op5Wm.net] ＞正しいと確信してるなら他の人に意見を聞くな確信してないから意見を求めてるんだろ？ あなたの言葉にはこの問題にたいする断定的な言葉がない。この問題をはぐらかした 意見でしかない。良識的意見のようであって、実は問題とは関係ない。 この問題が正しくても間違っていてもあなたは被害をこうむらないように逃げ道が 用意されている。 　そんなにビビらなくても、正しいのか間違っているのか。その意見を言えばいい と思う。 971 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 10:19:32.64 ID:5Y98IkeC.net] 検証しないで正しいとか正しくないとか無責任なことは言わない 972 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 10:38:05.11 ID:Roxwkhx1.net] >>921 赤いIDは戯言率高し。俺は小ズルいのさ。 ID:76ccvaD/ ID:/f9oldZT ID:crzqUro7 ID:TcShF5sa ID:G/ANrYqO ID:m3kX9Ato 973 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 10:42:46.78 ID:VH578FJt.net] 自分だけは常に誰よりも正しいという前提 974 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 10:47:38.00 ID:4B4Yv29r.net] 別に間違ってないと思うよ。 ただ、グローバルにしてもモジュール単位にしてもリセットがあったほうがデバッグしやすい場合はあるね。 975 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 10:51:31.92 ID:4B4Yv29r.net] あと、今はリセットを要求されていない仕様で問題ないかもしれないけど、別の設計でリセットが必要な仕様のときにモジュールの再利用がしにくくなるかもね。 976 名前：774ワット発電中さん [2017/04/08(土) 10:53:19.35 ID:kB5Op5Wm.net] 最近猫にどう芸を仕込んだらいいのかとかなりトライしてきたので、頭の固い人を 相手にしても感情的にならないで優しく見れるようになってきた。どうやって教えたら いいんだろうとは思うが、噛みついてきても怒りにはならない。 　寧ろ可愛い。 977 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 11:00:57.62 ID:TrrShKaz.net] >正しいと確信してるなら他の人に意見を聞くな 正しさには多様性があるから、他の正しさを聞いたり、他の価値観に照らしてみるという作業は必要だと思うんだが。 >>933-934 が実際的で、俺は同意できるな。 >>935 猫はモフモフしていて良い匂いだから。 978 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 11:03:40.69 ID:4B4Yv29r.net] >>919 FPGAでかいと100ms以上かかるし、バスの仕様によっては1ms以内に動作しないとならない場合もあるよ。 979 名前：774ワット発電中さん [2017/04/08(土) 11:16:55.18 ID:kB5Op5Wm.net] >937 100msecはキツイな。しかし暴走したんだからやむ 980 名前：えない。リセットかける以外に 方法はない。暴走以外で手動リセットがひつようになるケースはないのでは？ しかしバスの仕様でという場合には、ロジカルなリセットでないとだめではないの？ つまり初期化とは別に、ロジカルにリセットを用意しておかなくてはだめでしょ。 [] [ここ壊れてます] 981 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 11:24:25.26 ID:4B4Yv29r.net] どういう意味かよくわからないけど、バスの仕様を満たせるならロジカルだろうとグローバルだろうと非同期だろうと同期だろうと好きなリセットにしたらいいと思うよ。 そういったリセットを無しにしてFPGAの初期化の機能だけ使えばリソースを減らせる、という話ではないの？ 982 名前：774ワット発電中さん [2017/04/08(土) 11:25:11.97 ID:kB5Op5Wm.net] >933 　デバッグかー。一括リセットしたいという場合はあるかもしれないね。自分の場合は モジュールが小さいので、それが必要なケースに出会ったことはないが、、、 そういう場合にはテストベンチでなにか工夫はできないのだろうか？ ソースにくどくどとif(reset）をいれる理由にするには、自分としてはすこし弱い気 がする。 リセットを無くせばかなりスッキリする。特にRTLビューワで見た時にスッキリと なるのでドキュメントに貼り付ける時に非常にわかりやすい。 983 名前：774ワット発電中さん [2017/04/08(土) 11:32:04.81 ID:kB5Op5Wm.net] >そういったリセットを無しにしてFPGAの初期化の機能だけ使えばリソースを >減らせる、という話ではないの？ そうではないよ。 初期化リセット以外ではリセットが必要のないレジスタであってもリセットを いれているというケースです。 984 名前：774ワット発電中さん [2017/04/08(土) 11:41:15.68 ID:kB5Op5Wm.net] ＞あと、今はリセットを要求されていない仕様で問題ないかもしれないけど、別の設計で＞リセットが必要な仕様のときにモジュールの再利用がしにくくなるかもね。 客先から「リセットを入れよ」という仕様になっていれば仕方ないね。 でも「つべこべいうな。何が何でもどうしてもリセットを入れよ。リセットがないと 検収を上げん。」という頭の悪い客の場合はしかたないけれども、このデバイスでは リセットは不要で、入れない方がいいですといえば普通は納得してもらえるのでは ないだろうか？ そういうことは別にして、実際にリセットが必要な仕様というのはあると思う？ 所謂、初期化リセット、グローバルリセットのことだけど。 つまりconfigでリセットをかけることができるのに、それとは別に初期化リセットが 必要な回路って殆どないと思う。 もちろんロジック的に同期リセットが必要になるというのは普通にあるけど、それを グローバルリセットで代用するってことはないんので、これはリセットを省略する ことは元々できない。 985 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 11:49:02.82 ID:4B4Yv29r.net] コンフィグ時間が問題になるときとか、リセット中のFPGAのピンの状態を確定させたいときかな。 その辺の問題がなければリセットピン無しにすればFPGAのピンを1本節約できるね。 ただそういう目的と記述中にリセット記述をしないこととは別問題だとは思うけど。 986 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 15:43:13.83 ID:kB5Op5Wm.net] ＞コンフィグ時間が問題になるときとか、リセット中のFPGAのピンの状態を確定させたいときかな。 それはおかしい。Config中でもHZで確定してるし必要ならPULLして確定しなくてはいけない。 逆にリセット時の出力確定とConfigの確定は一致しておかないとまずいでしょ。イニシャルリセットだよ。 暴走したらConfigするしかないので、Config時間が問題になるような設計ではいけないということになるね。 987 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 18:23:01.99 ID:4B4Yv29r.net] 例えばFPGAにつないでいるデバイスがリセット解除時にクロックが必要だとか、ポートのHiｇｈ/Lowを指定してくるだとかはよくあると思うけど。 もちろんFPGA側でそのデバイスのリセットが握れるなら問題ないけど、そうでない場合もあるでしょ。 >>暴走したらConfigするしかないので、Config時間が問題になるような設計ではいけないということになるね。 そもそも暴走するような設計にしたらあかんでしょｗ 988 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 18:30:09.12 ID:NMjrxxGn.net] 非同期問題を甘く見てる この手ヤツは、いずれ会社に億単位の損害を与えるから　そのに時体でわかるよ 理解できた時は既に手遅れだけどな、一生忘れられない経験になる 989 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 18:38:59.54 ID:TrrShKaz.net] >>925 >暴走するような設計にしたらあかんでしょｗ 「Configしなおさないとリカバリできない暴走」を回避する設計ってどんなのでしょうか。 静電気のアタックや電源瞬断、雷サージなどに対する堅ろう性とか? 990 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 19:58:55.51 ID:4B4Yv29r.net] 「Configしなおさないとリカバリできない暴走」があるとしたら放射線 991 名前：によるソフトエラーとかですかね？ 私はそんな状態になったのを見たことありませんけど… そもそもなぜ >>938 から暴走した時の話が出てきたのか私にもわからないけど… [] [ここ壊れてます] 992 名前：774ワット発電中さん [2017/04/08(土) 20:24:52.94 ID:kB5Op5Wm.net] >私はそんな状態になったのを見たことありませんけど… 自分もだけど、リセットなんて使うことがない。でもリセットしたい場合もある。 そのときはConfigでいいのではないかって話。コンフィグなら　reg buf = 0;で簡単に リセットできる、リソースも全く消費しない。回路もシンプルになる。 話がかみ合ってないのだろうか？ なぜわからないのかわからない。 リセットが必要なケースはどんなケースがあるのかだよね。　　マニュアルSW 1.PoweronReset　　電源を落とす。 2.config reset　　ローディング時間がすこしかかる 　　　　マニュアルSW 3.register reset　グローバルリセット 　　　　　　　　　　マニュアルSW 4.Logical reset 　これは適宜必要に応じていれる これ以外にはないでしょう。 ４は省略できないから問題外だよね。　 ３は不要で２で代用できるはずというのが自分の考え。 ３が必要な例として 　デバッグでリセットを使いたい。　これは大規模な場合はあり得るかも 　小規模ならリスタートでいい。 他に３のケースがあるんだろうか？　ないなら２のコンフィグでリセット代用で いいのではないか？　むしろそうすべきだと思う。 993 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 21:33:15.40 ID:4B4Yv29r.net] 確かにかみ合ってないのかも 3, 4の違いというか定義が良くわからない。 3はすべてのレジスタに一本のリセット信号線で入れる非同期リセットみたいなもの？ 4はモジュール単位のリセット信号とか？ 994 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 22:01:55.70 ID:4B4Yv29r.net] 例えばカウンターとかシーケンサーの記述でリセット記述はせず、レジスタ初期値だけ記述する。 リセットしたくなったらコンフィグからやり直せばいい、という意見だよね。 せっかくFPGAの機能としてあるんだからそれをうまく使えばいい、というのは私も賛成です。 ただ、>>943 のような理由からリセットが必要な場合も多々あって、常にリセットなしでというのは無理がある、または非合理的だし、ソースの再利用を考えるならリセット記述をしておいたほうがいいかもしれない、と言いたいわけです。 995 名前：774ワット発電中さん mailto:sage [2017/04/08(土) 22:22:19.68 ID:4B4Yv29r.net] 実際リセットをレジスタ初期値に置き換えたらどの程度使用リソースが減るんだろう。 XかAか同期か非同期かにもよるんだろうけど… 996 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 01:03:06.87 ID:T6S2xSgo.net] 既に使用デバイスが決まっているなら、使用率の減少は絶対的な価値ではない。 検討段階でデバイスをワンランク落とせるなら、それは価値のある事。 でも本当の動機はソース記述量を一行でも減らして、ソースを書く時間を 節約したいという事だろ。そうすれば、ASIC化の可能性も潰せるし、 何より楽ができる。 997 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 07:34:29.51 ID:LheVe4ff.net] >そうすれば、ASIC化の可能性も潰せるし この話題とどういう関係があるのだっけ。 それに、ASIC化の可能性をなくすことってメリットあるの? 998 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 08:50:01.96 ID:CvKg6enZ.net] >945 精神的メリット。resetがないならAsicは無理。ｗ 999 名前：774ワット発電中さん [2017/04/09(日) 08:50:36.24 ID:CvKg6enZ.net] ＞ただ、>>943 のような理由からリセットが必要な場合も多々あって、 ＞常にリセットなしでというのは無理がある、または非合理的だし、ソース ＞の再利用を考えるならリセット記述をしておいたほうがいいかもしれない 何故無理があるのかという例が一つでもあれば納得できるが、一例もないのに 意味があるとは思えない。 ９４３については９４４で反論した。９４３の例は根拠がないと思う。 ＞常にリセットなしでというのは無理がある なぜ？ ＞非合理的だし なぜ？ ＞ソースの再利用を考えるなら なぜ？ グローバルリセットが必要なロジックがそもそもないのに再利用でも必要ない。 たとえば「PLDにもっていくなら必要だ」「AISCに持っていくときには必要だ。」 というのであれば納得できる。そういう必要になるケースはもちろんあると思う。 デバイスが変わればそもそもソースをコンパチで使えるということはないので、 ロジックは再検討するのが普通だ。無条件に付けているリセットを省略している だけだから、再度追加しなおすことにコストはかからない。 そのためだけに再利用を意識する必要はないと思う。 そういう場合には、マクロを作って自動的に全部のalwaysに追加したらいい。 リセットの削除の意味は� 1000 名前：u自動的に削除できるものを削除すべきだ」というのと同じだ から、必要な時には「自動的に追加したらいい」それだけだと思う。 [] [ここ壊れてます] 1001 名前：774ワット発電中さん [2017/04/09(日) 08:53:35.25 ID:CvKg6enZ.net] 再利用という意味では、IPがある。リセットのないIPが売れるんか？ IPにはresetが付いていてほしいかも、と自問してみた。 暫く悩んだが、やっぱりいらないと結論した。 1002 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 09:05:49.31 ID:LheVe4ff.net] >精神的メリット。resetがないならAsicは無理。ｗ ASIC化できることの方がメリットあると思うんだが。 1003 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 10:10:32.66 ID:NCVEXyRt.net] reset も clock もなければないほうがいいよね。 1004 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 10:10:38.82 ID:QyR6HXT9.net] >>956 その前に >>949 の3と4の定義を教えてよ。 1005 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 10:18:39.17 ID:y56uCNBI.net] 自分だけは誰よりも正しいという前提 自分だけはバカじゃないという前提 自分だけは能ある鷹であるという前提 1006 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 12:46:24.70 ID:QyR6HXT9.net] そういえばCycloneはFFの初期値は0にしか設定できないって話があったような。 単ビットであれば1に設定してもコンパイラがうまいことやってくれそうだけど、カウンタやシーケンサの初期値を0以外にした場合はどうなるんだろ。 今度試してみるか… 1007 名前：774ワット発電中さん [2017/04/09(日) 13:20:28.77 ID:CvKg6enZ.net] >958 やっとこさでFPGA完成させたのに、それをまたASICにするのは仕事が増えて大変と思う 人だけの話。 「ASICは無理、出来ません。resetがついてないので、、、」 と過剰な仕事を逃げることができる。 「じゃあリセットをつけなさい」 「わかりました。3か月ほどかかります」ということで、納期が稼げる。実際には マクロで3分で変更できるから、3か月ほどFPGAで遊べる。 1008 名前：774ワット発電中さん [2017/04/09(日) 13:21:49.48 ID:CvKg6enZ.net] >958 やっとこさでFPGA完成させたのに、それをまたASICにするのは仕事が増えて大変と思う 人だけの話。 「ASICは無理、出来ません。resetがついてないので、、、」 と過剰な仕事を逃げることができる。 「じゃあリセットをつけなさい」 「わかりました。3か月ほどかかります」ということで、納期が稼げる。実際には マクロで3分で変更できるから、3か月ほどFPGAで遊べる。 >960 ３は普通のリセット、reg　aa=0と書いておけば配線を省略できるリセット ４は省略できないリセット　たとえば1msec間反応が無かったらカウンタを０にしなければ ならないというようなリセット。 1009 名前：774ワット発電中さん [2017/04/09(日) 13:33:54.22 ID:CvKg6enZ.net] >reset も clock もなければないほうがいいよね。 それを言い出すとverilogからは足を洗うことになる。 リセットがないだけでもかなりスッキリする。Verilogが好きになりそう。 慎重に記憶をたどってみても今まで一度も、ただの一度もリセットを使ったことがない。 それなのに、modelsimが真っ赤になるので只管リセット回路を書いていた。 なぜこんな大事なことに気が付かなかったんだろう。ｗ 1010 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 13:34:53.10 ID:VFAarKh8.net] 該当FFに入出力にInverterを入れてたな、確か 1011 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 13:42:47.40 ID:VFAarKh8.net] 面白いのは、非同期 set/rst 付きのFFを合成させた場合 トランス・ペアレントLATCH + XOR の追加で逃げてる Warnnig 出るから、何だろうと思って追ってみたら 自ら合成した箇所で、Warnnig　出してたな 1012 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 13:54:05.34 ID:X8OZliTO.net] >>963 仕事舐めてんなてめぇ 1013 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 14:10:09.46 ID:LheVe4ff.net] >「ASICは無理、出来ません。resetがついてないので、、、」 んー。俺のお得意さんにこんなことを言ったら「重大な瑕疵」って言われそうだ。 1014 名前：774ワット発電中さん [2017/04/09(日) 14:18:43.42 ID:CvKg6enZ.net] チョット燃料投下すると賑やかになるな。ｗ 1015 名前：774ワット発電中さん [2017/04/09(日) 14:33:33.45 ID:uwMDGr5F.net] ループの回数の上限ってなにで決まるんですか？ ループが多すぎるってシンセサイズのエラーが出ました。 1016 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 14:38:49.22 ID:T6S2xSgo.net] ＞燃料投下 自白しましたし、もう解散でいいでしょ 1017 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 15:06:43.55 ID:LheVe4ff.net] ふむ。 >3か月ほどかかります」ということで、納期が稼げる。実際にはマクロで3分で変更できるから この「3分」という見積もりがいつも外れて3カ月4カ月かかるようだと、 「あらゆる仕事をゴッソリ取れる。しかし、取ったはいいがFPGAで納期見積もりを 失敗した上に…」と愚痴りたくなるだろな。 1018 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 15:18:49.27 ID:y56uCNBI.net] >>970 お前みたいな害虫に当たらないことを願うばかりだ 1019 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 15:20:27.30 ID:y56uCNBI.net] すま 1020 名前：ん変換ミス ○外注 [] [ここ壊れてます] 1021 名前：774ワット発電中さん [2017/04/09(日) 15:35:24.96 ID:CvKg6enZ.net] >974 恐れている者のところに弾は飛んでいく。よろしこ！ 1022 名前：774ワット発電中さん [2017/04/09(日) 15:38:08.46 ID:CvKg6enZ.net] >973 急がば回れ。見積もり失敗は成功の母。そのうちガッポリ取り返す。 1023 名前：774ワット発電中さん [2017/04/09(日) 15:40:46.22 ID:CvKg6enZ.net] ＞んー。俺のお得意さんにこんなことを言ったら「重大な瑕疵」って言われそうだ。 ケツのアナの小さい害虫にはケツのアナの小さい客。類は友を呼ぶ。 1024 名前：774ワット発電中さん [2017/04/09(日) 15:54:00.80 ID:CvKg6enZ.net] ＞仕事舐めてんなてめぇ 仕事は呑んでかかる。くってかかるの下等。 しかし舐めてかかると痛い目に合うのがFPGA。 1025 名前：774ワット発電中さん [2017/04/09(日) 15:56:23.35 ID:CvKg6enZ.net] 誠意を込めてレスしたいのだが、返信の難しいレスが多いな。 1026 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 16:14:10.45 ID:QyR6HXT9.net] >>964 ＞４は省略できないリセット　たとえば1msec間反応が無かったらカウンタを０にしなければならないというようなリセット。 ああ、勘違いしているのね。 相手のデバイスからリセットが来て、解除されたあと1ms以内に相手が通信を始める。 その場合にリセットをコンフィグにしていると、例えばコンフィグに10msかかると相手のデバイスは通信できないでしょ。 >>956 ＞デバイスが変わればそもそもソースをコンパチで使えるということはないので、 デバイス固有の機能を使っていなければそのまま使えるよ。 固有の機能を使っていても同じデバイスや同じシリーズならそのまま使えることが多いし。 >>966 カウンタなんかでもFFの前後にNotでいいのか。なるほど。 試さんですんだ。THX。 1027 名前：774ワット発電中さん [2017/04/09(日) 16:38:05.11 ID:CvKg6enZ.net] >981 それは勘ちがいだな。 ４はConfigしてはいけないリセットだから、、、 ４は配線を省略できないリセット 　たとえば1msec間反応が無かったらカウンタを０にしなければ ならないというようなリセット。だからConfigで代用はできない。だから最初から４は問題外としている。 ４はグローバルリセットしてはいけないもの。だから当然Configで代用はできないもの。 1028 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 16:59:59.15 ID:QyR6HXT9.net] >>982 グローバルかどうかはこの際あまり関係なくて要するにリセットが省略できないケースがあるということ。 今回はコンフィグ時間問題ならないからということで全部リセット省略して作った後に、次の設計でリセットが必要で以前作ったリセットなしのモジュールを使おうとしてもそのままでは使えない、となる可能性があるよ。 マクロ作戦はありかもしれないが、相当そのマクロに自信がないと、結局マクロが意図通り働いているか確認して回ることになる。 QuartusではFFはリセット値でPower upするらしいから、原理的にはリセット記述をしておいてリセットのポートをネゲートしておけばコンフィグ後正しく動作することになるのかなぁ。 んーでもようやらんなぁ。 1029 名前：774ワット発電中さん [2017/04/09(日) 17:17:27.94 ID:CvKg6enZ.net] ＞グローバルかどうかはこの際あまり関係なくて要するにリセットが省略できないケースがあるということ。 ＞今回はコンフィグ時間問題ならないからということで全部リセット省略して作った後に、次の設計でリセット ＞が必要で以前作ったリセットなしのモジュールを使おうとしてもそのままでは使えない、となる可能性があるよ。 ないとおもうよ。 　リセットの種別を分類して話をしないと混乱するよ。あなたは全部をひっくるめてリセットという言葉でいうので 混乱してると思うよ。 ２のリセットなのか３のリセットなのか４のリセットなのかを区別して、書いてごらんよ。 ２のリセットと４のリセットが問題外というのは分るよね。 話の内容からして３のタイプのリセットと４のタイプのリセットが混乱してるのではない？ １. ４のリセットは３のリセットでは代用できない。だから省略も変更もできない。 2. ３のリセットは２のリセットで代用できる。 この２点の意味がわかる？ だから反対意見を言うなら、２の判例を出さないと駄目でしょ。1例でいいので例を挙げないとだめですよ。 1030 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 17:22:55.02 ID:QyR6HXT9.net] 3と4は記述としては全く同じじゃない？ 違うなら実際のコードで例を出してほしい。 1031 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 17:36:21.39 ID:QyR6HXT9.net] １．マイコンとFPGAつなぐからFPGAよろしく。通信はSPI。電源ONのあと1秒後に動くよ。 ２．よーし。SPIの通信モジュールリセットなしで作っちゃうぞ〜 ３．動作も良好。完了！ ４．1か月後、新プロジェクト。 ５．マイコンとFPGAつなぐからFPGAよろしく。通信はSPI。リセット解除後1msで動くよ。リセットはマイコンが好きに動かすよ。前作ったからすぐできるよね？ ６．リセットないΣ(ﾟДﾟ|||)… これでOK？ SPIくらいならどうということないけどでかいモジュールだと困るでしょ。 1032 名前：774ワット発電中さん [2017/04/09(日) 18:24:34.62 ID:CvKg6enZ.net] 　敢てそういう例を挙げる 1033 名前：のであれば、そのタイプが４タイプのリセットってこと だけどね。つまり避けられないリセット。 受注してやる場合にモジュール単位で受注する業態ならそういうことはあるかも しれないね。 　でもシステムとかボード単位だとないでしょ。電源ONした後でリセットが必要な ケースはまずないね。 でかいモジュールをマイコンでドンドンリセットするなんてことはありえない。 それが急に仕様的に1msecになるなんてないよ。リセットが常時必要なら仕様の中に リセットが入ってる。 それはリセットという名をつけてもコマンドだよ。つまりリセットコマンドだね。 　３のリセットというのは緊急回復とか異常回復しょりだよ。それをマイコンのポート に繋いで常時頻繁にON/OFFするなんてことはしてはならないでしょ。それをやりたい ならコマンドにしなくてはいけない。 それにSPIにリセットいる？　いらないでしょ。SPIにリセットなんか付けたことない。 [] [ここ壊れてます] 1034 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 18:55:48.55 ID:QyR6HXT9.net] 例えばパソコンを再起動したら各デバイスやバスにリセットがかかるよ。 いつリセットが来るかなんて教えてくれない。 もちろんリセットボタンを押してもリセットがかかる。 通信プロトコルの途中ならリセットしないとリセット後の通信が正しく確立しないし、デバイスの内部状態だってリセットせずに前の状態のままだと困るでしょ。 なぜ自信満々でないと言い切れるのか不思議だ。 まあ、趣味でやっているのだろうから好きに作ったらいいけど。 1035 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 19:18:50.84 ID:LheVe4ff.net] んー。 ID:CvKg6enZ はその経験の中でそれで十分だと考えていて ID:QyR6HXT9 はそれでは十分ではないと言ってるのだよな。 たいていの場合、何かを狭くして「十分」というときには何かが欠けてしまっている。 その欠けているものが重大なものなのか取るに足らないものなのかの判断は主観に依存することが多いと思う。 ID:QyR6HXT9 が、ID:CvKg6enZ を説き伏せることはムリだろし、価値観を共有できない人に、ID:CvKg6enZ が 自分の信じるものを納得させるのもムリ。 仕事だったら、お客さんか上司の判断を仰ぐとかしないといけないし、そういう第三者がいないプロジェクトで 同僚とこんなやりとりになったら、すげえ面倒だ。(あ。嫌なことを思い出した。ヤレヤレ) この話題は ID:CvKg6enZ が広場の中心でマイクを持って主張を始めたところに、とおりがかった ID:QyR6HXT9 が それはどうなん?って感じで声をかけたようなものだと思う。どこぞの政治家の演説に論戦をふっかけたって、 その政治家の意見はかわらん。適当なところで、ID:QyR6HXT9 は引いた方が良いと思う。 1036 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 19:35:59.22 ID:CvKg6enZ.net] ＞例えばパソコンを再起動したら各デバイスやバスにリセットがかかるよ。 ＞いつリセットが来るかなんて教えてくれない。 ＞もちろんリセットボタンを押してもリセットがかかる。 Config　resetで問題ないと思うが、、、パソコンの立ち上がるまでに腐るほど 時間がある。 ＞通信プロトコルの途中ならリセットしないとリセット後の通信が正しく確立しないし、 そういうある意味不完全なモジュールは当然リセットが必要だね。 イニシャル以前にしばしばハングとかあるのでしょう。 プロトコル中断は基本的にはタイムアウトで自動リセットするから自分の場合は ハングなんかさせない。 ウオッチドグも入ってる。そこそこ完全なシステムを作っておけばいらないとおもうよ。 ＞デバイスの内部状態だってリセットせずに前の状態のままだと困るでしょ。 困る場合はリセットを入れる。しかし殆どこまらないのではないかな。 最悪困った時はConfigリセットでいい。 1037 名前：774ワット発電中さん [2017/04/09(日) 19:41:21.26 ID:CvKg6enZ.net] ＞その政治家の意見はかわらん。適当なところで、ID:QyR6HXT9 は引いた方が良いと思う。 政治とは違うよ。できない例が一つでもあれば終わりだからね。その例をだせれば 其のときは君の勝。　打ち負かしたら気分が最高になると思う。 かなり有利な立ち位置にあるのに、すこしは考えてみてよ。 1038 名前：774ワット発電中さん [2017/04/09(日) 19:48:11.79 ID:CvKg6enZ.net] なぜパソコンリセットの例がでるんだろ。 ろくに考えもせずにリセットは絶対に必要だと思い込んでるのではない？ それとも勘ちがいしてるのかな？　Configで代用するというのは理解してるよね。 もんだいは一寸時間がかかるってことくらいだから、パソコンリセットとの同期を 例にするのが意味不明だ。 1039 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 19:54:31.22 ID:QyR6HXT9.net] ＞Config　resetで問題ないと思うが、、、パソコンの立ち上がるまでに腐るほど時間がある。 操作できるようになるまでは時間がかかるけど、リセット解除後かなり早い段階からBIOSがどんなデバイスがいるか見に来るのよ。 ＞その政治家の意見はかわらん。適当なところで、ID:QyR6HXT9 は引いた方が良いと思う。 そうだね、この辺にしとくよ。 うーん、自分で手を動かして、既存の考えにとらわれず新しい方法を検討する姿勢は素晴らしいと思うんだけどね… 1040 名前：774ワット発電中さん [2017/04/09(日) 20:15:28.90 ID:CvKg6enZ.net] ＞操作できるようになるまでは時間がかかるけど、リセット解除後かなり早い段階からBIO＞Sがどんなデバイスがいるか見に来るのよ。 ああ、そういうレベルのボードをイメージしていたのか。PCIとかね。 それならわかる。そういう場合はConfigで代用は無理かもね。 　確かにそういう美味しいボードばかりを作っているとそう思うかもしれないな。 まあ有意義でした。これでお開きってことに。 総括：美味しいボード　リセット入れること 　　　普通のボード　　リセット不要 1041 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 20:42:18.75 ID:y56uCNBI.net] ・・・。 1042 名前：774ワット発電中さん mailto:sage [2017/04/09(日) 22:15:37.80 ID:T6S2xSgo.net] 怠け者が本質なのに、真っ赤になって駄文繰り返すとか変な所で勤勉なんだな。 勤勉な馬鹿。 1043 名前：774ワット発電中さん mailto:sage [2017/04/10(月) 06:21:51.05 ID:qCqh+BdC.net] しかし、熟練技術者の先輩に苦言をいうのははばかられるが、そういう一言は飲み込んで ぐっとこらえると部下が伸びる。特にお調子者の部下の場合はさりげなく褒めると伸びる。 もう技術者としては歳だろうから建設的な提案を出すのは難しいとは思うが、そういう 場合にも若い者の意見を理解するように努めないといけない。これはやはり質問の発し方 が重要だと思う。 　意見の意味する本質を引き出すような適切な質問をすると部下も非常に喜ぶ。感情的に 食ってかかるというのが一番いけない。それよりもさらに悪いのは意味もなく只管貶すこと。 部下も伸びないし、自分も伸びない。それでなくても年を取ると段々頭が固くなるのに それを加速するようなことをしてはいけない。 と思います。 1044 名前：774ワット発電中さん mailto:sage [2017/04/10(月) 07:00:13.27 ID:HWBm2vGI.net] ○ FPGAでは非同期リセット不要。 ○ 完全同期回路仕様推奨。非同期動作の完全撤廃。 ○ Config終了時の初期値定義を推奨。 これらは別に新しい意見じゃなくて、FPGAベンダーのポジショントーク。 彼らはFPGAが売れればいいからASIC展開とか要求としての非同期は考慮しない。 1045 名前：774ワット発電中さん mailto:sage [2017/04/11(火) 18:53:31.21 ID:b1xY0IgW.net] >>998 オレサマはASIC設計だから、FPGAで動かすにしても非同期リセットですがなにか？ 1046 名前：arisa ◆QaHT6HayjI mailto:sage [2017/04/11(火) 18:58:55.53 ID:b1xY0IgW.net] リセット入れて下さいと仕様書にもかいてあるのに、 リセットが入れない設計と実装をする技術者なんか、 取り替えればいいだけだろ。 1047 名前：過去ログ ★ [[過去ログ]] ■ このスレッドは過去ログ倉庫に格納されています

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