- 758 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 21:00:53.54 ID:gQH7xbDD.net]
- >>726
違うと思うよ。合成後はFFとゲートで構成されるのであって、記述はRTLというくらいだから、レジスタとそのロジックで書くんだけどね。
条件式、状態遷移、演算なんかが複雑なゲートの組合せになるってことで。
RTLで書いてるのにゲートレベルで考えるのはさすがに難しいよ。
↑キャッシュ検索、類似スレ動作を修正しました、ご迷惑をお掛けしました |
【Verilog】 記述言語で論理設計Project14 【VHDL】
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