【Verilog】 記述言語で論理設計Project14 【VHDL】

1 名前：774ワット発電中さん [2016/08/08(月) 08:14:48.93 ID:Lhv7D4dX.net] HDLの処理系も、それを実際に動かすシミュレータ・評価基板も、 安価で入手できるようになってきました。 このスレが目に入ったお嬢さん! HDLで何か作って遊んでみませんか。 日曜工作のHDL書き、学生さん、プロの方、主婦の方、カキコお待ちしております。 関連情報は >2-10 あたり。 入れ食いキーワード ・Nios、MicroBraze ・Artix-7、Kintex-7、Virtex-7、ハードコアCPU内蔵 Zynq-7000 前スレ (直近スレのみ) 2012/11/03〜 【Verilog】 記述言語で論理設計Project12 【VHDL】 uni.2ch.net/test/read.cgi/denki/1351913871/ 2011/12/07〜 Project11 uni.2ch.net/test/read.cgi/denki/1323187568/ 2010/09/17〜 Project10 kamome.2ch.net/test/read.cgi/denki/1284652343/ ※前スレ rio2016.2ch.net/test/read.cgi/denki/1394091422/ 501 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/24(金) 12:43:10.93 ID:Ww1oMPT3.net] >>482 ワイヤーで別名。 re[3]<= が同じalways(process)にない 502 名前：774ワット発電中さん mailto:sage [2017/02/24(金) 15:05:17.16 ID:7IDLGZa2.net] >>482 re宣言してるとこの [] の位置 503 名前：774ワット発電中さん [2017/02/24(金) 21:54:25.62 ID:ageLrZTD.net] >485 ご名答！！！ 504 名前：774ワット発電中さん mailto:sage [2017/02/24(金) 22:01:07.91 ID:v9wJu3cf.net] 正解はどうなるの 505 名前：774ワット発電中さん mailto:sage [2017/02/24(金) 22:02:49.14 ID:9I4wOD+6.net] AlteraのModelSimっていつの間にか混在Sim出来るようになったんだな 506 名前：774ワット発電中さん mailto:sage [2017/02/24(金) 23:13:08.50 ID:s/oMUxsf.net] QuartusR II v15.0 対応の ModelSim-Altera 10.3d（Starter Edition を含む）より、 言語 507 名前：(VHDL/Verilog HDL/SystemVerilog) 混在シミュレーションがサポートされています。 [] [ここ壊れてます] 508 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/26(日) 06:11:17.11 ID:wzan88Q0.net] FFTとか計算しまくりのIP使わず 半導体会社レベルの低機能な設計なら、これで十分ですよｗ 509 名前：774ワット発電中さん [2017/02/26(日) 07:33:53.70 ID:xXmYr/+l.net] 意味不明だが、「FFTはIP使った方がいいよ」ってこと？ FFTはソフトでしかやったことないな。ｗ　 でもDSPだったらIPより速いんじゃないだろうか？ 510 名前：774ワット発電中さん [2017/02/26(日) 07:36:28.90 ID:xXmYr/+l.net] これはなんでエラーになるんや？ わけわかめ module add_out(run, phase, ct3600, madd); input run; input [11:0] phase; input [11:0] ct3600; output [11:0] madd; reg [12:0] maddx; reg dumy_cy; always @(run or phase or ct3600) begin maddx = 13'b0_0000_0000_0000; if (run) begin maddx = {1'b0, phase} + {1'b0, ct3600}; end else begin maddx = {1'b0, ct3600}; end end always @(maddx or dumy_cy) begin if (maddx >= 13'd3600) begin {dumy_cy, madd} = maddx - 13'd3600; end else begin madd = maddx[11:0];//ここでエラーする。 end end endmodule 511 名前：774ワット発電中さん [2017/02/26(日) 07:37:36.28 ID:xXmYr/+l.net] これならOKだ。 assingn　　{dumy_cy,　madd}　=　　　(maddx　>=　13'd3600)　?　　maddx　-　13'd3600　　:　　maddx[12:0]; module　add_out(run,　phase,　ct3600,　madd); 　　　input　run; 　　　input　[11:0]　phase; 　　　input　[11:0]　ct3600; 　　　output　[11:0]　madd; 　　　 　　　reg　[12:0]　maddx; wire　dumy_cy; 　　assign　　madx　=　run　?　{1'b0,　phase}　+　{1'b0,　ct3600} 　:　{1'b0,　ct3600}; 　　assign　　　{dumy_cy,　madd}　=　　　(maddx　>=　13'd3600)　?　　maddx　-　13'd3600　　:　　maddx[12:0]; endmodule 512 名前：774ワット発電中さん mailto:sage [2017/02/26(日) 08:12:48.48 ID:+G14s+XV.net] それなら>>493みたいに書けばエエやんか。>>492とは明らかに別の動作する記述やし。 513 名前：774ワット発電中さん mailto:sage [2017/02/26(日) 08:29:08.35 ID:W3bN3ejP.net] ↑の馬鹿だと、せいぜいこの程度の事しか言えない >>ID:xXmYr/+l 答え: reg [11:0] madd; <- の一行を加える 記述も怪しいから、もう少し勉強するんだな 514 名前：774ワット発電中さん [2017/02/26(日) 08:53:15.17 ID:xXmYr/+l.net] なんでやねん。output [11:0]madd;があるだろ。ｗ 515 名前：774ワット発電中さん [2017/02/26(日) 08:55:00.23 ID:xXmYr/+l.net] ＞４９４ 　同じ動作してるよ。ｗ 516 名前：774ワット発電中さん [2017/02/26(日) 08:59:02.51 ID:xXmYr/+l.net] signal tap を使うときpost synthesisと　pre synthesisがあって、見たい信号が post synthesisにでてこないんだが、pre synthesisで選ぶとなにか問題があるの？ 　合成完了してるのに「合成前の信号」を出してくる神経がわからんのだが、、 517 名前：774ワット発電中さん [2017/02/26(日) 10:10:44.01 ID:xXmYr/+l.net] ＞４９３ コンパイルはOKでも合成すると７：０ビットがGNDされる。ｗ なんでや？ 518 名前：774ワット発電中さん [2017/02/26(日) 10:11:01.90 ID:xXmYr/+l.net] でこうするエラーする。 function [11:0] f_madd; input [12:0]maddx; wire [11:0]madd;//こいつがエラーなんで？ wire dumy_cy; if(maddx >= 13'd3600) {dumy_cy, madd} = maddx - 13'd3600; else {dumy_cy, madd} = maddx[12:0]; assign f_madd = madd; endfunction 519 名前：774ワット発電中さん [2017/02/26(日) 10:15:47.64 ID:xXmYr/+l.net] ？って8bitしかだめなんか？ 520 名前：774ワット発電中さん mailto:sage [2017/02/26(日) 10:37:56.66 ID:Hsxm9kjr.net] エラーメッセージは何なん？ 521 名前：774ワット発電中さん mailto:sage [2017/02/26(日) 10:47:41.71 ID:Hsxm9kjr.net] >>492 always @(maddx or dumy_cy) begin のdumy_cyはいらないと思う。 エラーの原因ではないと思うけど。 522 名前：774ワット発電中さん mailto:sage [2017/02/26(日) 10:53:16.83 ID:Hsxm9kjr.net] ああ、>>495が正解だわ。 outputだけだとwire扱い。 523 名前：774ワット発電中さん [2017/02/26(日) 10:56:11.44 ID:xXmYr/+l.net] これでもエラーするよ。ｗ function [11:0] f_madd(input [12:0] maddxx); begin reg [12:0] mm; if(maddxx >= 13'd3600) mm = maddxx - 13'd3600; else mm = maddxx[12:0]; assign f_madd = mm[11:0]; end endfunction 524 名前：774ワット発電中さん [2017/02/26(日) 11:03:30.83 ID:xXmYr/+l.net] 最後のassignのところでエラーになる Error (10043): Verilog HDL unsupported feature error at Z_addctl.v(181): Procedural Continuous Assignment to register is not supported 525 名前：774ワット発電中さん [2017/02/26(日) 11:05:45.77 ID:xXmYr/+l.net] wireで 526 名前：定義したらエラー、でregで定義したらwireで定義しろという。どうしろ というねん。 [] [ここ壊れてます] 527 名前：774ワット発電中さん [2017/02/26(日) 11:08:20.33 ID:xXmYr/+l.net] >503 いやdumy_cyが肝なのよ。もともと１２Bitをオーバーフローする計算になるので それを１２Bitにしたいわけ。 でdumy_cyを止めてビット増やして reg [12:0] mm; これにしたのが５０５だよ。 528 名前：774ワット発電中さん [2017/02/26(日) 11:14:50.53 ID:xXmYr/+l.net] 駄目やな。馬鹿function、使い物にならん。 529 名前：774ワット発電中さん [2017/02/26(日) 11:24:31.39 ID:xXmYr/+l.net] はああああああ、疲れる。 　Very疲れる。 　verilog使うと疲れる。 　Very,Very疲れる。イグぞーすでぃっど、、、 　はあああ、疲れる。 　VeryVeryVeryVeryMuchmuchmuch　疲れる。 530 名前：774ワット発電中さん [2017/02/26(日) 11:36:51.12 ID:xXmYr/+l.net] dumy じゃなくてbakaにしてみたら通った。エラーが出ないぞ。ｗ output [11:0] madd; wire baka; assign {baka,madd} = f_madd(maddx); function [12:0] f_madd(input [12:0] maddxx); begin if(maddxx >= 13'd3600) f_madd = maddxx - 13'd3600; else f_madd= maddxx[12:0]; end endfunction 531 名前：774ワット発電中さん mailto:sage [2017/02/26(日) 11:45:56.90 ID:Hsxm9kjr.net] >>492 に >>495 の言う通りregを追加しろ functionの中でassignは使えないんじゃね？ functionの中はブロッキング文しか使えないと思うよ。 532 名前：774ワット発電中さん [2017/02/26(日) 11:55:43.35 ID:xXmYr/+l.net] ＞エラーメッセージは何なん？ 　assign　　　{dumy_cy,　madd}　=　(maddx　>=　13'd3600)　?　maddx　-　13'd3600　　:　　maddx[12:0]; これスマートでしょ。これはエラーは出ないよ。 しかし正常に動作しない。 いつまで待ってもZeroしか上がってこないのでRTLViewwerで見たらmadd[7:0]が GNDにスタックされていた。 スマートに書いたら、合成がいい加減でGNDに配線する。Function使ったらテコでも エラー。 533 名前：774ワット発電中さん mailto:sage [2017/02/26(日) 12:09:19.96 ID:W3bN3ejP.net] always @() ... の中では、　左辺は reg しか許されない 534 名前：774ワット発電中さん mailto:sage [2017/02/26(日) 16:27:35.61 ID:7nOzFEkY.net] ここは個人的な日記帳なのかな 535 名前：774ワット発電中さん [2017/02/26(日) 18:41:51.49 ID:xXmYr/+l.net] >514 reg、Wireの弁別の怪しさを改善したつもりの 　System VerilogだとLogicが使える筈なのだが、テストベンチのTemplateWriter が使えなくなるという情けないコンパイラ。 536 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/27(月) 01:57:23.79 ID:qMGHu+G+.net] ツッコミどころ満載の初心者ソース何とかしろ 537 名前：774ワット発電中さん mailto:sage [2017/02/27(月) 04:58:50.61 ID:WyvSpZ40.net] 誰だって最初は初心者だろ それともお前は生まれた時からVerilogHDLしゃべってたのか？ 538 名前：774ワット発電中さん mailto:sage [2017/02/27(月) 07:33:18.22 ID:PmQO1qtA.net] >>518 NC-Verilog（Native Conversation Verilog）の人だなｗｗｗ 539 名前：774ワット発電中さん mailto:sage [2017/02/27(月) 09:20:29.32 ID:ysUVAV4/.net] カウンタを一つ多く回して、理由がわからずにハマる。 初心者あるあるですねぇ。 540 名前：774ワット発電中さん [2017/02/27(月) 11:02:51.25 ID:/f9oldZT.net] >always @() ... の中では、　左辺は reg しか許されない alwaysを組み合わせロジックに使うのは気持ち悪い。 Functionの方がいい。 でもFunctionも制約が多い。結局のところごく小さなもの以外は使えない。 そこで新たなルールを考えた。 １．moduleを積極的に使う。 　module毎にファイル分けをするんが普通ぽいが一つのファイルにmoduleを 　10個おいても何ら問題ない。 　一つのファイルにはメインとなるのが一つあって、それ以外にこういうサブ的に 　つかうのをLocalモジュールとする。 　 ２．alwaysを組み合わせロジックに使わない 　勘ちがいがおきやすい。間違いを誘発する。 　組み合わせロジックはFunctionを使うことにする。しかしFunctionで表現しきれない 　場合はmoduleにする。 ローカルモジュールの例 module bus_sel( input [2:0] sel, input [7:0] a, input [7:0] b, input [7:0] c, input [7:0] d, output [7:0] out ); assign out = sel[2] ? d : sel[1] ? c : sel[0] ? a : b; endmodule モジュール� 541 名前：ﾉするメリット 　RTL　Viewerで綺麗に表現されるという★絶大なメリットがある。 なのでAlwaysやFunctionを使わずにモジュール化したほうがいい。 [] [ここ壊れてます] 542 名前：774ワット発電中さん mailto:sage [2017/02/27(月) 11:08:56.48 ID:NXVOo0vJ.net] >>521 SystemVerilogを使う。 543 名前：774ワット発電中さん [2017/02/27(月) 11:39:18.58 ID:/f9oldZT.net] >522 どんなメリットがある？　大したメリットがないように思うが、、 テストベンチではSystemVerilogはかなり改善されて強力になっているので SystemVerilogをつかうのが当然だと思う。 544 名前：774ワット発電中さん mailto:sage [2017/02/27(月) 12:08:38.09 ID:bgn9qdcV.net] ２ちゃんの書き込みを真に受けないほうがいいよ。 545 名前：774ワット発電中さん mailto:sage [2017/02/27(月) 12:08:56.77 ID:NXVOo0vJ.net] >>523 logicでreg, wireの意味のない使い分けをせずに済むし、always_combを使えば確実に組み合わせ回路を記述できる。 546 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/27(月) 12:26:39.34 ID:qMGHu+G+.net] >>518 そうだよ。ボキュの親に確認したらわかるよん 547 名前：774ワット発電中さん mailto:sage [2017/02/27(月) 16:47:13.11 ID:WyvSpZ40.net] >>526 確認するから親の名前と住所と電話番号を教えてくれ お前に兄弟がいる可能性もあるからお前の名前も併せて教えてくれ 548 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/27(月) 17:34:27.74 ID:mUqZUYi6.net] >>527 2ｃｈの管理者への問い合わせも出来ないのか 549 名前：774ワット発電中さん [2017/02/27(月) 18:02:10.30 ID:/f9oldZT.net] >525 　そういうことですか。 実はSystemVerilogでコンパイルはしていたのだが、TestBenchのテンプレートが できないのでまたもとに戻してしまった。 しかーーし、それとは別にVeriloｇはヤバいね。多分SystemVerilogに変えた方がいいね。 たとえば、2portramの出力が８ビットあるのにどうしても上位の７bitが消えてしまう。 あちこち回路をぶった切って最終的に突き詰めたら そしたら原因はwire宣言の忘れだった。というか宣言しなくてもいいはずだよね。 一か所だけ宣言漏れがあって wire [7:0] qdout; これをついかしたら治った。 多分TOPレベルのワイヤー定義ってなくても接続してるしエラーは出ないが、時に トンデモナイことが起きるように設計されている。verilogだと。 恐ろしや。ベテランの皆さんはこんなもんでよく開発をやってるなー。 SystemVerilogにはこんなのがないことを期待して、、、、原因究明したので今日は 映画見に行くぞ。LA　LA　LAND 550 名前：774ワット発電中さん [2017/02/27(月) 18:16:07.34 ID:/f9oldZT.net] 513のエラーってひょっとすると？：のビット数制限ではなくて、Wire宣言の漏れ とかかな？　不可解なことが起こり過ぎ。ｗ 551 名前：774ワット発電中さん mailto:sage [2017/02/27(月) 18:17:56.23 ID:D4qa9je0.net] 昨日のヤツか？ そんなレベルなら、エラーうんぬん以前に warning が山のように出てんだろ それを無視して、 エラーさえ無けりゃOK ってか？ 単に、オマエが無知だけだ 552 名前：774ワット発電中さん [2017/02/27(月) 18:53:08.92 ID:/f9oldZT.net] 確かに。見る気が失せるほどワーニングが出てるな。 Warning (10036): Verilog HDL or VHDL warning at Z_addctl.v(157): object "baka" assigned a value but never read wire baka; assign maddx = f_maddx(run,phase,ct3600); assign {baka,madd} = f_madd(maddx); こういう馬鹿避けの部分ってワーニングのサプレスできんの？ 553 名前：774ワット発電中さん [2017/02/27(月) 19:07:47.26 ID:/f9oldZT.net] Warning (332060): Node: gclk was determined to be a clock but was found without an associated clock assignment. assinmentediterでGlobal Signal Global Clockをアサインしてるのに何でWarning がでるん。ｗ 554 名前：774ワット発電中さん [2017/02/27(月) 19:12:25.23 ID:/f9oldZT.net] というかだれも答えられんやろ？　だいたい作ってるAlteraですら分からんだろから にWar 555 名前：aningなんて全部潰せるわけがない。ｗ どうせぐちゃぐちゃのつぎはぎだらけのプログラムで誰一人として全容を理解して いない。行き当たりばったりのつぎはぎだらけのコンパイラなんだから、Warninｇ なんて細かいことを言っていたら先へすすまんよ。 　 [] [ここ壊れてます] 556 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/27(月) 19:40:48.70 ID:bFoItma9.net] >>534 誰もわからないだろと自慢したら、誰も答えてくれない。 その企業さんで、猿山にのぼっていると思っていらっしゃるのならば、幸せで裏山しいですね。 557 名前：774ワット発電中さん mailto:sage [2017/02/27(月) 20:29:37.35 ID:5RCVA99P.net] 愚痴って見苦しいよな 558 名前：774ワット発電中さん [2017/02/27(月) 21:20:42.49 ID:/f9oldZT.net] 教えると上達するんだぜ。ｗ 教え上手な人は本質をついているから分かりやすい。しかも人としてのレベルも高い。 まあ人としても上達するんだね。ｗ 559 名前：774ワット発電中さん [2017/02/27(月) 21:41:28.52 ID:lafFc56n.net] 教えられた方は上達しない。 自分で考える能力が、元々無いのに余計育たなくなってしまうのさ。 560 名前：774ワット発電中さん [2017/02/27(月) 22:06:08.50 ID:z7vnK5up.net] HDLの処理系と統合開発環境の使い方がまだよくわからん 時間がたら〜〜〜〜ん ああああああああああああああああ FPGAの勉強がしたい...... 561 名前：774ワット発電中さん [2017/02/27(月) 22:09:06.89 ID:z7vnK5up.net] メーカー指定のケーブルじゃなく FT2232で書き込もうとして電圧レベル間違えて Verilog がいかんのかチップがいかれたのかわからんくなった はじめてのチップで初めての言語を勉強するのつかれるw 562 名前：774ワット発電中さん mailto:sage [2017/02/27(月) 22:52:23.14 ID:UTmP74a/.net] >> Verilog がいかんのかチップ・・・ + Config　間違えてるのか １万円ぐらいだから、素直にTerasicでも買えよ 563 名前：774ワット発電中さん mailto:sage [2017/02/28(火) 00:13:22.77 ID:I79IBZUL.net] >> Verilog がいかんのかチップ・・・ + Config　間違えてるのか 3万円ぐらいだから、素直にUSB blaster買えよ 564 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/28(火) 05:07:19.99 ID:Dcm9oVfw.net] MAX232C のチップとか使ったことないのか。中学生のころアキバでかっただろう。そして、秋月へ。 565 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/28(火) 05:09:13.61 ID:Dcm9oVfw.net] >>540 Verilogがいかんのか、シミュレーターでわかるだろ。 試験仕様書を書いて、テストパターン何個つくったのかと小一時間。 566 名前：774ワット発電中さん mailto:sage [2017/02/28(火) 05:11:02.82 ID:Vgpn6quz.net] 新しい言語勉強してワクワクなのにダルイ仕様書なんか書くわけねーだろ お前バカじゃねーの？ いやバカだろ 567 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/28(火) 05:22:49.85 ID:Dcm9oVfw.net] なんだ。 ただの趣味か。 バカはバカ同士で仲良くやってなよ。 568 名前：774ワット発電中さん [2017/02/28(火) 05:56:55.70 ID:T1Asao5M.net] >540 同士よ。出だしで躓いておるなー。ｗ Max10、ライター、DVD付、FPGA電子工作スーパーキット 俺はCQのこれ買った。 潰したのなら、CQをもう一冊かったら？ 苦労した分勉強になるで。　素直には動かんけど。ｗ CQのハードはすっと動くことはあまりないな。情報が洩れていたり欠けて いたり、ハードに問題があったり、誤植があったりと、、、 いざ動かそうと思ったら、クロックがついてない。メモリーが付いてない。 コネクターがついていないというパチモン以下。ｗ 　やっと全部そろえて電源を入れたら、どうもおかしい。よーく調べてみると 569 名前：電圧を間違えて加えたみたいでパー。 チャンと３．３Vって書いとけよと思っても後の祭り。 だからこんどは2冊買いなさい。そうしたら安心して実験できる。 しかしそうやって苦労してLedチカチカをマスターしても次に立ちはだかる Verilogの壁がある。これはCQの壁よりももっと凄いよ。ｗ なんせエラーも出さずにビットを勝手に消してくれる。 [] [ここ壊れてます] 570 名前：774ワット発電中さん [2017/02/28(火) 06:18:48.54 ID:T1Asao5M.net] Verilogみたいな糞言語をマスターするには仕様書は欠かせない。メモでもいいが、、 Imaginationだけでスイスイやっていこうとすると躓く。 一歩一歩Step by stepで確実にやっていかないと電源の接続を間違うとか、wire を忘れるとか、、、0も1'b0って書いておかないとご親切にワーニングの海になる。ｗ それだけおせっかいなのに大事なことは教えてくれない。「ビット削除しましたよ」 とお知らせがあってしかるべきなのに、平然とビットを落とす。 御節介を黙らせるにはどうするか？ 「メッセージ抑制の制御」というのがあって、ここにルールを書いておくと黙る。 こういうノイズを先に消すのがいい。Suppretion　Managerだが、これもかなり危険な ところがあってよくバグる。 「どうにもなりません。ドカン」と赤いマークをだしてすべてを優先して落ちる。 まあ、これだけバグがあるということは誰もあまり使わないのだろうな。 571 名前：774ワット発電中さん mailto:sage [2017/02/28(火) 06:21:11.38 ID:FUf+cgu4.net] 教えないのは土方 572 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/28(火) 06:34:05.02 ID:Dcm9oVfw.net] >>548 VHDLつかってみそ。悩みがなくなるで。 573 名前：774ワット発電中さん [2017/02/28(火) 06:56:54.92 ID:T1Asao5M.net] >550 なやみ、、だったのか？　一瞬「脳みそが、なくなる」に見えた。 下には下がある。VHDLに比べたらVerilogはマシだ。 574 名前：774ワット発電中さん [2017/02/28(火) 07:18:51.74 ID:T1Asao5M.net] しかし見方を変えると、この糞っぷりは参入障壁にもなる。素人が安易に 参入しようとしても糞の堀に足を取られてなかなか参入出来ない。外堀にCQの糞堀 があって内堀にはVerilogの糞堀がある。なのではるかかなたの楼閣は益々高く聳え て人々の憧れの的となる。安っぽいハードでも時間チャージ1万円とか取れるのは FPGAくらいなもので、PICとかあまりにも親切なツール満載なので素人の参入が 著しい。必然的に値崩れして時間2000円くらいで王将の皿洗い並みになっている。 575 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/28(火) 07:29:50.75 ID:Dcm9oVfw.net] >>551 目医者と心療内科にいったほうがいいで。仕事のしすぎやでｗ 576 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/28(火) 07:31:16.07 ID:Dcm9oVfw.net] >>552 王将の皿洗いが、今の半導体業界だな。 幸楽苑でもつくって、ボキュと握手させればOK 577 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/28(火) 07:35:43.52 ID:Dcm9oVfw.net] >>552 深掘りに、橋を作って通行料をとるのが、今の現状。何処の会社かは言わないｗ 深掘りを埋めようとしているのが、パソナテック。ただし安く雇うとする。 埋めようとしている脇で、一夜城をつくればＯＫ 578 名前：774ワット発電中さん mailto:sage [2017/02/28(火) 09:17:59.05 ID:2iyUzYJF.net] 言語への不満を散々書いてるけど、世間はそれを使って大規模なASICを普通に作ってるわけで、自分の能力がないことを晒してるだけだね。 初心者が使いやすいかどうかではなく、何を実現するかが重要。 579 名前：774ワット発電中さん mailto:sage [2017/02/28(火) 15:37:39.89 ID:RwoSeGKX.net] まあ初心者が使うもんじゃないからな 580 名前：774ワット発電中さん mailto:sage [2017/02/28(火) 16:03:32.75 ID:MNZRqgT+.net] じゃあ、初心者は何を使うんだ？ 581 名前：774ワット発電中さん mailto:sage [2017/02/28(火) 16:12:43 ] [ここ壊れてます] 582 名前：.82 ID:finGvX/E.net mailto: まずは論理式や論理回路とかの勉強じゃね? 回路わかってりゃ後は繋げりゃなんとかなるだろ?的に取っ掛かりはあるのだし [] [ここ壊れてます] 583 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/28(火) 18:29:57.79 ID:SH6dJ+Tw.net] ＦＦの位置とか、設計書に書けるには、だいぶ時間がかかりそうだなぁ。ｶﾞﾝｶﾞﾚ 584 名前：774ワット発電中さん mailto:sage [2017/02/28(火) 22:08:45.60 ID:+QqQAmYF.net] 初心者でも頑張ってvelilog書くんだよ。文句言いいながらでも理解を深めていくしかない。 それが出来ないなら諦めるしかない。言語のせいでなく本人の問題。 585 名前：774ワット発電中さん mailto:sage [2017/03/04(土) 16:08:03.29 ID:znF9Uk1T.net] 自分で言語を作れない奴は文句言う資格なし 以上。 586 名前：774ワット発電中さん [2017/03/04(土) 16:27:40.81 ID:u9SS7Le8.net] よう、馬鹿ちょん 587 名前：774ワット発電中さん mailto:sage [2017/03/04(土) 16:35:55.51 ID:HuMKC6/W.net] 自分でCPUを創りたい、OSを創りたい、言語を創りたい・・・ まぁ、技術系中二病ですな。大人になれば卒業しますよ。 588 名前：774ワット発電中さん mailto:sage [2017/03/04(土) 17:06:38.61 ID:znF9Uk1T.net] アスぺかな 589 名前：774ワット発電中さん mailto:sage [2017/03/04(土) 17:13:42.96 ID:dXihVIcp.net] 病院で検査したけどその可能性は低いってさ 590 名前：774ワット発電中さん mailto:sage [2017/03/04(土) 17:53:41.31 ID:45Nu+W7d.net] >まあ初心者が使うもんじゃないからな >じゃあ、初心者は何を使うんだ？ 笑った。そりゃそうだ。どんな言語にも入門の段階があって、その時点では初心者だもんね。 >>557が言いたかったのは、カジュアルユーザーが齧る言語じゃない、って感じだろね。 >>564 >自分でCPUを創りたい、OSを創りたい、言語を創りたい・・・ 本当にこういう意思を持ってるなら、大人になっても卒業しないでいてくれて良いのでは? 力があれば画期的なものが生まれるよ。そこを感動が薄くなった「大人な人たち」が揶揄していたら 数少ない「出る杭」を知らず知らずのうちに潰してしまうことになりかねないし。 591 名前：774ワット発電中さん [2017/03/04(土) 18:46:32.09 ID:74QmY98C.net] ＞自分でCPUを創りたい、OSを創りたい、言語を創りたい・・・ どれも普通に大学の講義でやるよ。完成できないと単位がもらえない。ｗ 592 名前：774ワット発電中さん mailto:sage [2017/03/04(土) 19:03:39.88 ID:cJQSrKpR.net] 自分ができないことに対してすぐ文句言うやつは無能の法則 593 名前：774ワット発電中さん mailto:sage [2017/03/04(土) 19:32:51.46 ID:znF9Uk1T.net] 誰だって最初は初心者なのであって、スキルを持っている人は 過去に自分の無能さを素直に受け入れそれに対して愚直に努力してきた人 594 名前：774ワット発電中さん mailto:sage [2017/03/05(日) 01:17:30.40 ID:8tjSlsZk.net] >>568 そう？ 機械科だったけど講義じゃやらなかったよ 595 名前：774ワット発電中さん mailto:sage [2017/03/05(日) 01:26:28.50 ID:cCStB2Nf.net] 機械科ならエンジン自作しとけ 596 名前：774ワット発電中さん mailto:sage [2017/03/05(日) 02:01:59.90 ID:BRtSxtG9.net] 教えてもらえて当然と思ってる奴いるけど何なの？ で、教えてあげたら今度はこんなの簡単じゃんとか言い出して調子に乗り出す… 597 名前：774ワット発電中さん mailto:sage [2017/03/05(日) 11:19:28.52 ID:+t5SGWfW.net] >>564 designware とか使えば割と簡単じゃないの？ Xtensa とかでもいいけどさ。 598 名前：774ワット発電中さん mailto:sage [2017/03/06(月) 09:43:49.37 ID:OpDP663C.net] てｓｔ 599 名前：774ワット発電中さん mailto:sage [2017/03/06(月) 18:12:23.44 ID:p9fn9hrK.net] CPUもOSも言語も作りたいとは思わないが スケマCADは作りたくなるねパクリCADかもしれないが 600 名前：774ワット発電中さん mailto:sage [2017/03/07(火) 08:50:38.97 ID:giTKZ2gw.net] みんな何かしらの車輪は作りたいと思うもんよ。

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