- 726 名前：774ワット発電中さん [2017/03/14(火) 02:31:37.88 ID:G/ANrYqO.net]
- >ハードを記述してるって感覚がないだけに見えるけど。
どんな感覚だよ。
まずHDLの基本が糞だよな。
非同期リセットの書き方
always @(posedge clk or negedge resetn)
if(resetn)
dff <= 0;
else
dff <= dff + 1;
これがどーーーーーんだけ糞な書き方か意味わかる。
「非同期」だってのに何で同期回路と混在するんだよ。馬鹿じゃないか。
この時点で言語として破綻してる。
negedge resetn ぷっ 笑える。これは馬鹿ってレベルじゃなくて糞馬鹿。
＞rtl書いてる時間なんて全体の１割未満だもんな
だから問題なんだろ。今度RTLを使うのは何か月後だろうか？
偶に使うツールほど扱いが難しい。使い方を忘れるからな。
modelsimも糞だよな。ほんと覚えにくい。毎回立ち上げ時に苦労する。
