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【Verilog】 記述言語で論理設計Project14 【VHDL】



552 名前:774ワット発電中さん [2017/02/27(月) 18:53:08.92 ID:/f9oldZT.net]
確かに。見る気が失せるほどワーニングが出てるな。

Warning (10036): Verilog HDL or VHDL warning at Z_addctl.v(157): object "baka" assigned
a value but never read

wire baka;

assign maddx = f_maddx(run,phase,ct3600);
assign {baka,madd} = f_madd(maddx);

こういう馬鹿避けの部分ってワーニングのサプレスできんの?






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