【Verilog】 記述言語で論理設計Project14 【VHDL】

1 名前：774ワット発電中さん [2016/08/08(月) 08:14:48.93 ID:Lhv7D4dX.net] HDLの処理系も、それを実際に動かすシミュレータ・評価基板も、 安価で入手できるようになってきました。 このスレが目に入ったお嬢さん! HDLで何か作って遊んでみませんか。 日曜工作のHDL書き、学生さん、プロの方、主婦の方、カキコお待ちしております。 関連情報は >2-10 あたり。 入れ食いキーワード ・Nios、MicroBraze ・Artix-7、Kintex-7、Virtex-7、ハードコアCPU内蔵 Zynq-7000 前スレ (直近スレのみ) 2012/11/03〜 【Verilog】 記述言語で論理設計Project12 【VHDL】 uni.2ch.net/test/read.cgi/denki/1351913871/ 2011/12/07〜 Project11 uni.2ch.net/test/read.cgi/denki/1323187568/ 2010/09/17〜 Project10 kamome.2ch.net/test/read.cgi/denki/1284652343/ ※前スレ rio2016.2ch.net/test/read.cgi/denki/1394091422/ 742 名前：774ワット発電中さん [2017/03/14(火) 08:11:23.16 ID:G/ANrYqO.net] だからこの3行が意味するのは、単にリセットをdffのclrnに接続して clkをDffのclkに接続するってこと。 dff.clrn = resetn; dff.clk = clk; ってことだ。 always @(posedge clk or negedge resetn) って糞ってのがわかるだろ。 or　だと　なんでorなんだよ。 negedge　だぜ　意味不明だ。 743 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 08:26:04.10 ID:e2V44vhC.net] 盛り上がってるとこすみません >>695についてはいかがでしょうか？ 744 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 08:41:11.27 ID:B0rUASwJ.net] ネットリスト以外は虚の世界。 745 名前：774ワット発電中さん [2017/03/14(火) 08:49:07.68 ID:G/ANrYqO.net] >713 どこまでを抽象化するかだな。 そもそもregってのはdffを意味してる。基本的なprimitiveなんだから regというように抽象化するひつようはない。抽象化するだけの 脳味噌がないんならそのままdffでよかった。 and orと同じ扱いで抽象化するんならclrnもclkもいらない。clrnもclkも 意識しないで書けるようにしないと意味がない。 and orのように徹底的にそぎ落として抽象化する。そうするとregは どうなるか？ and and1,and2; なんて書かないだろ。 reg dff1,dff2; だからこれではだめだな。 and,orは宣言しないだろ。それと同じでregも宣言からは消えなくては 意味がない。 746 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 09:00:38.11 ID:5LCysOGV.net] う〜ん、イミフ 747 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 09:05:35.68 ID:MF4r+vg4.net] RTLで書くってことは最終的にはFFと論理回路の組合せを書くってことだからね。プログラミング言語のように考えてるなら違うよ。 スケマの複雑な回路を表現する方法の１つがHDLなだけで、無駄な記述だと思ってるのは必要な状況を知らないだけだろ。 748 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 09:21:14.08 ID:htJIWk00.net] >>716 FFを箱で書いたスケマと考えてよいでしょうか 749 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 09:26:41.34 ID:CQNV3sv7.net] 論理回路も箱の組合せだね 750 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 09:34:28.50 ID:MF4r+vg4.net] そだね。最終的にはゲートの組合せ。 751 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 09:55:44.03 ID:5OrkAyur.net] >>708 面倒くさいし。お前が上から目線だし。 どうでもいいね。 752 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 13:50:39.17 ID:5OrkAyur.net] こんな感じでアスペっぽいのは、小平市にある半導体の社員しか考えられない。 そうじゃなかったら、イイ才能だね。 FPGAの技術者を育てたいパソナテックの正社員になって年収400万円少しで働けば未来が拓けるよ！ 753 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 19:55:26.77 ID:Iw89Rmlr.net] 符号付き演算で、verilogとVHDL比べれば差が出るからどちらかいいかわかるよ と親切に教えてやったのに 自分がわからないから、答えよこせお前がアホだからだろ、とかわめく基地外の対処方法は慣れているんだよなぁ。 要約すると、「態度が悪い。高度ポリテクに金払って教えてもらえ。このボケ」 というのが、2ｃｈ風誠意ある接し方だと思うんだが。どうよ 754 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 20:19:09.38 ID:idPk2k73.net] それはお前の目的による VHDLの賛同者を増やしたいんだろ？それなら具体例で根拠を書くべき どうでもよくて煽りたいだけ、悦に入りたいだけなら好きにすればいい 755 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 20:27:42.39 ID:6RWolzSy.net] どっちでもいいから天下統一してくれ。 756 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 20:39:42.64 ID:htJIWk00.net] 符号つき演算での差の話、純粋に興味があるのですが、どこでそういう話が出ていますでしょうか？ 757 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 20:40:37.67 ID:htJIWk00.net] >>718 >>719 ご回答ありがとうございます ゲートレベルでの記述がRTLということなのですね 758 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 21:00:53.54 ID:gQH7xbDD.net] >>726 違うと思うよ。合成後はFFとゲートで構成されるのであって、記述はRTLというくらいだから、レジスタとそのロジックで書くんだけどね。 条件式、状態遷移、演算なんかが複雑なゲートの組合せになるってことで。 RTLで書いてるのにゲートレベルで考えるのはさすがに難しいよ。 759 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 21:19:19.28 ID:MoWIrzHH.net] RTL ってのがはっきり決まってる訳じゃないからな。 「合成可能な記述」くらいの意味で使われてるようだけど。 760 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 21:56:08.75 ID:QWlIljyT.net] >>702 >単純リセットのための同期リセット使うとという意味なら、それは誤りだ。 >同期リセットはリソースをかなり消費する。 >非同期リセットを使った方がいい。 これは、（Aは知らんけど）現在のXのデバイスでは逆らしいよ FFのリセット端子の機能を、同期・非同期選べるようになってて、LUT使わずにできるし 場合によっては、FFを0にする論理をこの端子に振り分けることでリソース削減できる らしい 761 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 23:48:55.08 ID:Iw89Rmlr.net] 同期リセット問題は、STARC本の先の議論に行きつくのだけど、指定が無い場合後でASICかする手間を考えて、非同期リセットでかけている。 無論非同期リセットの区間の仕様は必要で、ほぼ常識なのでわざわざ仕様書に明記する細かな設計には経験が少なくて出会ったことも無いが、おおむね10-16ｃｌｋ以上。 テストベンチにはその旨記述し、非同期リセットをシミュレーションするようにわざとずらし、前半に不定の区間を設ける。 762 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 23:50:55.40 ID:Iw89Rmlr.net] 私の場合ね 763 名前： >>729 とは前提が異なるので、 違う話になってスマンが。 [] [ここ壊れてます] 764 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 23:52:24.03 ID:htJIWk00.net] >>727 なるほど… 謎が深まりました RTLで書くというのがHDLでの記述でもなくスケマの記述でもないとなると、一体どういう作業なのか… >>728 論理合成可能な記述という意味ではHDLによる記述に思えますが違うのですよね RTLで書くということの意味を考えるのはやめにしたほうがよさそうですね 765 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 23:54:07.24 ID:Iw89Rmlr.net] >>723 特に増やしたいという目的はない。 ただ、やったこともないのに目線の狭さで初めからバカにする行為は、オタクを偏見バカにする行為と変わらないので、教育的指導をしただけの話。 766 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/15(水) 00:57:29.96 ID:Y3mPoJPY.net] >>725 過去ログ嫁。ボキュは嫁が欲しい。 verilog-2001にて、$signed / reg signed が取り入れられた。 ただ、この符号付き演算を使うと、出力データバスが32ビットで無い場合。細かなバグが生じるというか、ビット数の定義を間違えると、その瞬間にバグが出る。 はっきりいって、仕事にならない。 信号処理の業種では、そこで無駄にはまるのでVHDLを使う。 その方が結果的に仕事が早いから。 でなんか、浮動小数点ツカエボケお前アタマ悪いだろうと過去ログに書かれているのだけど。 固定小数点の設計が出来てから、浮動小数点の設計が出来るわけだ。 CQ出版の本で、浮動小数点についてソースコード付きで書かれた青い本があるけど、あれはverilogだね。 その分試験仕様書と、テストベンチをしっかり組んで時間をかけて設計出来て本に出来て、羨ましい。 767 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/15(水) 01:00:17.06 ID:Y3mPoJPY.net] >>732 レジスタトランスファーレベルとは何か？ そのHDLの書き方の定義は何か。 ということを質問したいのだと思う。 おそらく、その時代の論理合成ツールで合成がしっかり出来る記述かと思う。 768 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 01:01:26.47 ID:kzTLNtm1.net] >>732 HDLでの記述が全て合成可能ではないだろ。合成ツールによってもどういう記述が合成可能かは変わるし。 769 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 01:01:45.86 ID:/laSnDti.net] >>733 煽ってるだけじゃ指導になってない 暴れとるわと思われてるだけ 770 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 01:06:26.01 ID:/laSnDti.net] >>732 みんな好き勝手言ってるけど、 RTLっていうのは、レジスタとクロック信号は意識して、 論理ゲートを意識しない抽象化レベルのことだよ 771 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/15(水) 01:12:28.58 ID:Y3mPoJPY.net] >>736 合成ツールによって書き方が変わるし、その会社やその人の文化によっても変わります。 なので、RTL記述とは何かを突き詰めるとSTARC本のようになるとおもう。ただ、中身は少し時代遅れな部分がある。理由は合成ツールの進化と文化と目的の違いがあるから。 772 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/15(水) 01:13:09.56 ID:Y3mPoJPY.net] >>737 ここはツーチャンネルですからｐ 773 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 08:31:31.82 ID:hRSly7oS.net] >>738 その説明が一番しっくりくるね 774 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 08:56:52.73 ID:0yV63lJd.net] arisa ◆QaHT6HayjI ID赤くして文句タレてるヤツよりはマシそうだけど、レベル低いね >>670　ありえんだろ、と思いながらも vhdl / verilog 双方で合成してみた 結果は全く同じだった 当然だわな、　c = a * b　コレだけだもん　(コードは↓) (Altera Q v16.1) オプション=デフォルトで合成　-> ハード・マクロに繋いで終わり オプション=ハードマクロ使用禁止 ->　全く同一の結果(レポートレベルで一致) 他にも合成ツールあるけど、結果は見えてるから 775 名前：もう試さんよ あと、主張するなら具体的なコードとツール提示しないとな そうじゃなきゃ 誰も信じないよ その点、ID赤くして文句タレてるヤツの方がまだマシ --- module mult_test ( ina, inb, mult_out ); input [ 8:0] ina, inb; output [17:0] mult_out; assign mult_out = ina * inb; endmodule [] [ここ壊れてます] 776 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/15(水) 09:45:44.12 ID:uCySsoXZ.net] >>742 その程度のレベルだと問題おきない。 あと、君の態度が悪い。くそうぜー氏ね 777 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/15(水) 09:47:02.92 ID:uCySsoXZ.net] verilogの冒頭と末尾に default_nettypeを入れるのがくそうぜー 778 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/15(水) 09:53:51.24 ID:uCySsoXZ.net] >>742 そもそも、そのコードは符号付き演算じゃないだろ。オマエバカか？ 779 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 19:40:13.47 ID:y7Z3Duqa.net] 名無し君 相手の言うことを素直に聞く癖をつけなさいね。 自分の実力のレベルも認識できず、理屈以前に仕様も認識できず、出来ましたと言いだし動かないものを出されてバカにするのでは、 力がつかないよ。 　何故素直にできないのか？　それは自分にに自信がなくて、間違いを指摘されるのが怖いからでしょ。 言い訳の余地を担保したいから、ソースコード書けとしか言えない。 相手の言うことを理解できないということは、仕事にならないから迷惑。お茶飲んで出直してくれば。 780 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 23:10:27.90 ID:2Ubd3MDH.net] なんのことや 781 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 23:10:31.07 ID:d1C9VGgS.net] FPGAの非同期リセットは本当に非同期のリセット信号を入力するとリカバリ、リムーバル違反でバグるのから嫌い 782 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 23:26:50.75 ID:n3DU9l2S.net] その程度のことなら、リセット信号を同期化すればいいだけだと思うんだけど それじゃダメなの？ 783 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 23:31:19.50 ID:5P//1Y7n.net] >>748 ASICでも同じじゃないの？ 784 名前：774ワット発電中さん mailto:sage [2017/03/16(木) 05:38:47.00 ID:XFZXD5DB.net] >>750 同じだよ。うちは右から左へのところてん押し出し回路で、enableがあれば問題……… クロック二回以上のリセット間隔が担保されていれば問題ないんじゃないの？ 785 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/16(木) 09:05:26.90 ID:gUqvnGh+.net] >>751 1.2クロック以上ぐらいかと 786 名前：774ワット発電中さん [2017/03/17(金) 05:05:42.69 ID:m3kX9Ato.net] >クロック二回以上のリセット間隔が担保されていれば問題ないんじゃないの？ だめ。そういう問題じゃない。 リセット解除時にクロックが入ると誤動作する。エッジの前後でリセットを 入れてはいけない。非同期リセットの加え方は難しいんだよ。 これを無視して問題が発生するケースは珍しいと思うが、バグることがある。 787 名前：774ワット発電中さん [2017/03/17(金) 05:21:51.81 ID:m3kX9Ato.net] ＞これは、（Aは知らんけど）現在のXのデバイスでは逆らしいよ ＞FFのリセット端子の機能を、同期・非同期選べるようになってて、LUT使わずに ＞できるし場合によっては、FFを0にする論理をこの端子に振り分けることで ＞リソース削減できるらしい 「らしい」じゃなくて、RTL　Viewerをみたらすぐわかるだろ。みないのかよ。ｗ Xはそうなのか、合成できているんなら、その方がいい。AlteraはRTL　Viewerで 見る限りリソースを膨大に消費している。 788 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 05:22:52.02 ID:3sSzv/0T.net] >>753 メタステーブル問題とおなじじゃねーか FF3個とAND1個で rst_n → srst_n をつくるしかないべ 751の名無しのレスはオレ様のジサクジエーンだからｗごめんな 789 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 05:24:43.56 ID:3sSzv/0T.net] なんだ、 force(笑)か 相手するのめんどくさいから、コテハンキボンヌ 790 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 05:36:47.09 ID:3sSzv/0T.net] まぁ。リセットのクロックが1クロックずれて回路が動作したら問題になるか、 論理合成後のスケマで検討したらいいし、 そういうテストベンチ走らせて、ゲートSimでみて、 リセットタイミングを1nsぐらいふって動作にもんだいがあるか確かめればいいんじゃないの。 もう記憶の彼方なのであれだけど、確かにアルテラちゃんは、同期リセット問題で膨大なリソース食った希ガス。非同期でいいんじゃないの→いや と若い設計者が言い出すから、勉強になるだろうしめんどくさいので放置したけど。 小田原の開成駅あたりで口からいれるなにかのなにかのときに、そうだった。もう3年前の話で、仕事帰りに鶴巻温泉駅から徒歩で天然温泉に浸かってたことしか覚えてないなー 君サー長野県の案件やらね？ 低賃金で高機能なことやらされて、お客さんがわかってないから、君のような議論好きは重宝されるでー 791 名前：774ワット発電中さん [2017/03/17(金) 05:47:13.09 ID:m3kX9Ato.net] >FF3個とAND1個で rst_n → srst_n をつくるしかないべ FFとAND1個じゃ原理的に無理。 リセット区間がエッジの前後にかからないようにしないといけないからクロックに 同期した信号だけでは作れない。 つまり遅延回路をつくらないと無理だな。 792 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 05:58:32.94 ID:3sSzv/0T.net] >>758 ああはいはい。自分で考えな 君のようなサイコパスは、金出せば相手にしてやんよ ところで、符号付き演算VHDL/verilogマンせー問題はどうなったのかね。 ホウレンソウがないと、一緒に仕事する人が困るだろう 793 名前：774ワット発電中さん [2017/03/17(金) 06:05:13.46 ID:m3kX9Ato.net] ＞RTLっていうのは、レジスタとクロック信号は意識して、 ＞論理ゲートを意識しない抽象化レベルのことだよ 論理ゲートは意識しないと駄目でしょ。ｗ 意識しないのはゲートレベル信号の遅延だね。クロックする時点では組み合わせ ロジックの値が確定しているという前提で動作検証できる。 794 名前：774ワット発電中さん [2017/03/17(金) 06:12:53.22 ID:m3kX9Ato.net] ベテランも2種類あって、理論を正確に押さえている人もいるが、声がデカい ハッタリが上手いというだけで仕事をしている人も多い。 残念ながら生命力は後者が勝るらしく、どこでも蔓延っている。 795 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 06:26:48.78 ID:3sSzv/0T.net] >>760 ゲートSimすればぁ。それで検証できるよねぇ 796 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 06:30:01.17 ID:3sSzv/0T.net] 仕事させると、詳細な設計書つくるんだけど中身がなくて、詳細な設計書をつくるのに時間をとられて自分じゃ解決出来ないから会議好きになって納期遅延させる日立タイプ そんな感じだと思うの。 797 名前：774ワット発電中さん [2017/03/17(金) 06:30:35.46 ID:m3kX9Ato.net] ＞RTL ってのがはっきり決まってる訳じゃないからな。 これは極めて論理的で厳密な記述だよ。 「システム」＝入力と状態と出力からなり、入力と状態が決まれば出力は 一意的に決まる。 システムをクロック同期とすることで、複雑な物理現象の影響を回避して きわめて論理的に動作するシステムが可能になった。このクロック同期の 論理記述の方法がRTLだ。 Verilogがあいまいでいい加減だからといってRTLはいい加減じゃないよ。 RTLは非常に厳密というか数学的に完璧だよ。Verilogはまあ糞としか言いようがない。 798 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 06:34:37.86 ID:3sSzv/0T.net] >>764 ｸｿﾜﾛﾀRTL記述に verilogが入ることを理解してないし。糞ならVHDLつかうなりsystem-Cつかうなり そこまでもんくがあるなら自分で言語つくればいいと思うの でもなにが糞なのか、一覧というか仕様にすら起こせなくて、わめきちらす そんな感じだと思うの 799 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 07:38:17.16 ID:3sSzv/0T.net] 74ICで回路組む検証にでも行かせたら静かになるんじゃないか 800 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 07:40:49.95 ID:3sSzv/0T.net] >>761 ＞ベテランも2種類あって、理論を正確に押さえている人もいるが、声がデカい ＞ハッタリが上手いというだけで仕事をしている人も多い。 ＞残念ながら生命力は後者が勝るらしく、どこでも蔓延っている。 ハッタリが上手いというだけで仕事をしているけど アウトプットが自分で出せないから、他人に寄りかかるために気持ちを逆なでしてアウトプットを相手にさせるだけの、サイコパスだと思うの 801 名前：774ワット発電中さん mailto:sage [2017/03/17(金) 07:49:27.62 ID:wHarEXMB.net] 会社で呑気にFPGAで遊んでる人がいる… 802 名前：774ワット発電中さん mailto:sage [2017/03/17(金) 08:15:50.03 ID:yKmvESY5.net] 自分だけは仕事ができるという前提 803 名前：774ワット発電中さん mailto:sage [2017/03/17(金) 08:18:51.27 ID:ESdV+5JZ.net] なんか全部arisaだと思うと腑に落ちるようになってきた 804 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 09:27:36.84 ID:sfgOhstd.net] >>770 そう 805 名前：そう。ジサクジエーンだからｗｗｗ [] [ここ壊れてます] 806 名前：774ワット発電中さん mailto:sage [2017/03/17(金) 09:27:51.92 ID:4jz2ebgZ.net] >>764 >このクロック同期の論理記述の方法がRTLだ。 何言ってんだ？こいつ。 807 名前：774ワット発電中さん [2017/03/17(金) 10:05:36.63 ID:m3kX9Ato.net] 腑に落ちないか？　ｗ このくらい丁寧に説明して解らんと、これ以上は無理かも。しかしarisaレベルでも仕事は できるみたいだから問題ないと思うよ。 808 名前：arisa ◆QaHT6HayjI [2017/03/17(金) 10:13:47.21 ID:sfgOhstd.net] >>772 ＞>>764 ＞>このクロック同期の論理記述の方法がRTLだ。 ＞何言ってんだ？こいつ。 確かに、何を言っているんだろうね。 クロック同期=RTL じゃないことは、回路やったことのある人間からすると常識なのに。 809 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 10:15:08.02 ID:sfgOhstd.net] >>765 ＞>>764 ＞ｸｿﾜﾛﾀRTL記述に verilogが入ることを理解してないし。糞ならVHDLつかうなりsystem-Cつかうなり ＞そこまでもんくがあるなら自分で言語つくればいいと思うの ＞ ＞ ＞でもなにが糞なのか、一覧というか仕様にすら起こせなくて、わめきちらす ＞ ＞そんな感じだと思うの でverilogの何が糞なんだっけ 糞なら使わなきゃイイだろｗ馬鹿なの死ぬの 810 名前：774ワット発電中さん [2017/03/17(金) 10:41:30.15 ID:m3kX9Ato.net] Wikipediaの説明があまりよろしくないので、本質を強調して書いてみたのだが 頭のいい人なら本質がなにかが理解できると思う。 要はシステム理論で言うところのの「システム」を特殊化したものだな。 一般的システムは相互干渉など、検討するところがいろいろ発生するのでモデルから 実機動作を保証するのは非常に難しいがRTLにすることで馬鹿でもチョンでもarisaでも 設計できるようになる。そこが重要なところだな。バカチョンシステム＝RTLだ。 811 名前：774ワット発電中さん [2017/03/17(金) 10:44:28.30 ID:m3kX9Ato.net] RTLについては英語のWikiの方がすこしましかも In digital circuit design, register-transfer level (RTL) is a design abstraction which models a synchronous digital circuit in terms of the flow of digital signals (data) between hardware registers, and the logical operations performed on those signals. synchronousってところが重要ｗ 812 名前：774ワット発電中さん [2017/03/17(金) 11:05:36.26 ID:m3kX9Ato.net] 　C = A + B 　R = R + 1 ABCがノードでRがレジスタだとすると区別しないといけない。宣言するか記号で区別する。 宣言で区別するなら　reg R; 記号を変えても区別できる。バス幅記述もあるので一長一短はあるが記号で区別した ほうが分かりやすい。 　R <= R + 1; ここにalways＠なんて記述は不要。 しかしどうしても always @(posedge clk or negedge resetn) で記述したいなら always @(posedge clk or negclr resetn) とかいて、下にはif(resetn)は不要だ。 ６６６の例なら always @(posedge clk ,negclrn rst_x) begin o_out <= i_in; end これならまだ許せる。 これはあまりにも馬鹿っぽい always @(posedge clk or negedge rst_x) begin if (~rst_x) o_out <= 8'h0; else o_out <= i_in; end 813 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 18:45:11.32 ID:3sSzv/0T.net] >>777 RTLは同期じゃなくともRTLだから、その英語の説明書いた人が間違っているね。 普通同期回路しか組まないから、そう書くのもわかるけど 814 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 18:47:08.32 ID:3sSzv/0T.net] つうか、 レジスタそのもの知らないね。 815 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 18:50:40.05 ID:3sSzv/0T.net] レジスタってのは、ソロバンの玉だ そこにクロックは関係ない 5玉2個 1玉5このソロバンで16進九九を暗記して掛け算やればわかるべさ 816 名前：774ワット発電中さん [2017/03/17(金) 20:37:21.23 ID:m3kX9Ato.net] Verilogより糞＝arisa 817 名前：774ワット発電中さん mailto:sage [2017/03/17(金) 21:57:09.75 ID:r9uM40L2.net] >>754 合成後のリソースの確認ってTechnology map viewerじゃないの？ 818 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 23:17:58.62 ID:WFa2yAJV.net] 自分の思い通りにならないとクソというだけだな 819 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/18(土) 00:18:37.09 ID:sqG/oY2m.net] 間違っていたことを言っていたら否定しないでやんわりと言い方を変えて誘導して欲しい。 820 名前： と日本語にして言えばいいのに。クソとか短くし過ぎでｸｿﾜﾛﾀRTL [] [ここ壊れてます] 821 名前：774ワット発電中さん [2017/03/18(土) 02:22:08.35 ID:QeC5R8wZ.net] これほど見事に本質を外してカスだけを学ぶのをどこかで見たような気がする。 そう親の悪いとこだけを見て育つ。まさにバカ息子。ｗ 822 名前：774ワット発電中さん [2017/03/18(土) 02:29:07.32 ID:QeC5R8wZ.net] ＞合成後のリソースの確認ってTechnology map viewerじゃないの？ うん。正しい突っ込み。そこでｘの場合非同期クリアラインはどうなってる？ 　RTL　Viewer 　合成後　Mappping　View これを比較するとわかる。 823 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/18(土) 04:13:25.30 ID:sqG/oY2m.net] >>745 ＞>>742 ＞そもそも、そのコードは符号付き演算じゃないだろ。オマエバカか？ 符号付き掛け算の演算で、verilogがクソ VHDL優秀 問題はどうなったのーーーー 824 名前：774ワット発電中さん mailto:sage [2017/03/18(土) 06:46:13.21 ID:KxFROVaQ.net] 会社でFPGAいじって遊んでる人がいる… 825 名前：774ワット発電中さん mailto:sage [2017/03/18(土) 12:44:56.76 ID:sPEWk5nv.net] PC自体がオモチャだよな 826 名前：774ワット発電中さん mailto:sage [2017/03/18(土) 22:38:27.83 ID:PGH+MX+f.net] >>789 いかんの？ 827 名前：774ワット発電中さん mailto:sage [2017/03/19(日) 06:55:01.64 ID:TznGG16W.net] >>791 仕事中に遊んでるの？ もし仕事中にやってるのなら、ちゃんとそれが後々会社のためになる生産性のある活動であればいいんじゃね？ かつ他に優先してやるべきことをおろそかにしてなければ 828 名前：774ワット発電中さん mailto:sage [2017/03/19(日) 07:08:09.56 ID:1T2JOXLS.net] 俺のことかと思った 829 名前：774ワット発電中さん mailto:sage [2017/03/19(日) 07:11:42.11 ID:hUEJHSVT.net] 脳ある鷹は爪を隠す。 爪があることばれたら死ぬほど仕事振られるからな。 830 名前：774ワット発電中さん mailto:sage [2017/03/19(日) 07:26:47.30 ID:IfxPXnZO.net] 自分だけは人より色々知ってて実力もあり「やればできる」能ある鷹であるという前提 831 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/19(日) 10:22:43.09 ID:e3jxytIN.net] >>792 のれんにうでおしじゃね 832 名前：774ワット発電中さん mailto:sage [2017/03/19(日) 11:21:49.51 ID:ADGqAoqi.net] １９９１年ぐらいSynopsysで遊んでた懐かしい。 833 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/21(火) 11:24:45.26 ID:gWpA4mBo.net] いま、給与で揉めてハローワーク求人番号 20020-01982671 が出るようになった。 倫理回路の設計をいましてるみたいｗ 834 名前：774ワット発電中さん mailto:sage [2017/03/21(火) 13:04:01.21 ID:VVQfmyaJ.net] 倫理回路って、キカイダーの良心回路みたいなやつか。 カッコいいな！ 835 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/21(火) 13:22:16.19 ID:xGlHboCE.net] >>799 キカイダーってなんだ。 もしかして、これがジェネレーションギャップ回路開発か 836 名前：774ワット発電中さん mailto:sage [2017/03/21(火) 15:29:20.92 ID:TLt+CwoC.net] テクノプロ・エンジニアリングさんすごいですね。 もしかして、AI関係かな。 837 名前：774ワット発電中さん mailto:sage [2017/03/21(火) 16:06:38.46 ID:ym7mENE4.net] キカイダーの良心回路には不具合が有ったのでとても苦しみました。 838 名前：774ワット発電中さん mailto:sage [2017/03/21(火) 17:12:01.78 ID:GAhtXE5N.net] 不具合っつうか脆弱性だろあれ バックドアでも仕掛けられたのかもしれんが 839 名前：774ワット発電中さん mailto:sage [2017/03/22(水) 00:40:13.17 ID:FQO5aS3H.net] プロセッサ「ギル」によって不正なアクセスが可能な回路なんだろうな 840 名前：774ワット発電中さん mailto:sage [2017/03/24(金) 00:15:31.83 ID:aczAUJlJ.net] 平均年齢高けーよ 841 名前：774ワット発電中さん mailto:sage [2017/03/24(金) 03:39:53.84 ID:YPsxTCQJ.net] 服従回路を付ければOK ジロー君もようやく人間になったな まぁ兄のイチローは元々両親回路が無いから人間だっのだが 842 名前：774ワット発電中さん mailto:sage [2017/03/24(金) 06:07:15.98 ID:IE9nIaF1.net] 448 名前:名無しさん＠そうだ登録へいこう [sage] :2017/03/22(水) 23:56:08.07 ID:3lwhAhjg0 >>434 見られない人の為に求人票取って来ました・・・・・ http

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