【Verilog】 記述言語で論理設計Project14 【VHDL】

1 名前：774ワット発電中さん [2016/08/08(月) 08:14:48.93 ID:Lhv7D4dX.net] HDLの処理系も、それを実際に動かすシミュレータ・評価基板も、 安価で入手できるようになってきました。 このスレが目に入ったお嬢さん! HDLで何か作って遊んでみませんか。 日曜工作のHDL書き、学生さん、プロの方、主婦の方、カキコお待ちしております。 関連情報は >2-10 あたり。 入れ食いキーワード ・Nios、MicroBraze ・Artix-7、Kintex-7、Virtex-7、ハードコアCPU内蔵 Zynq-7000 前スレ (直近スレのみ) 2012/11/03〜 【Verilog】 記述言語で論理設計Project12 【VHDL】 uni.2ch.net/test/read.cgi/denki/1351913871/ 2011/12/07〜 Project11 uni.2ch.net/test/read.cgi/denki/1323187568/ 2010/09/17〜 Project10 kamome.2ch.net/test/read.cgi/denki/1284652343/ ※前スレ rio2016.2ch.net/test/read.cgi/denki/1394091422/ 690 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 16:14:45.75 ID:SmxcaBUa.net] 独り言ならここに書くなよwww 691 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 16:17:52.14 ID:SmxcaBUa.net] あ、キャパシの人か 692 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 19:57: ] [ここ壊れてます] 693 名前：33.97 ID:wamYpz0C.net mailto: >>659 コード書けない層ほど中身のないAIに飛びつくから。よってまともな成果は出せないだろう。 [] [ここ壊れてます] 694 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 09:30:10.08 ID:NVSCvOah.net] VHDLをやりもしないで、クソ扱いはｸｿﾜﾛﾀｼﾃﾛ。小一時間草でも植えておけ 695 名前：774ワット発電中さん [2017/03/13(月) 09:50:35.51 ID:TcShF5sa.net] コード比較 -----verilog----- module mod_a ( input clk, input rst_x, input [7:0] i_in, output reg [7:0] o_out ); always @(posedge clk or negedge rst_x) begin if (~rst_x) o_out <= 8'h0; else o_out <= i_in; end endmodule ----- 糞VHDL ----- library IEEE; use IEEE.std_logic_1164.all; entity mod_a is port ( clk : in std_logic; rst_x: in std_logic; i_in : in std_logic_vector(7 downto 0); o_out : out std_logic_vector(7 downto 0) ); end mod_a; architecture rtl of mod_a is signal r_out : std_logic_vector(7 downto 0); begin process (clk, rst_x) begin if (rst_x = '0') then r_out <= (others => '0'); elsif (clk'event and clk = '1') then r_out <= i_in; end if; end process; o_out <= r_out; end rtl; 696 名前：774ワット発電中さん [2017/03/13(月) 09:56:02.03 ID:lnX5PfRP.net] Verilogの方が冗長なのは事実だけど、それだけでVHDLを 否定をしてる人は単にプログラミングに対するセンスが ないんだと思うよ 697 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 10:08:04.19 ID:vtrmK3ql.net] 具体的なコードを明示した上で比較したヤツ それを、抽象的な物言いだけで否定してるヤツ 技術者の端くれなら、具体的な利点を示した上で反論しろよな 698 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 10:34:50.46 ID:NVSCvOah.net] >>668 日本語使えない人に怒っても…… 699 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 10:38:06.98 ID:NVSCvOah.net] 固定小数点演算のかけ算機を、verilogでつくれば、VHDLよりverilogがｸｿなのが理解できるだろ。草植えるのﾏﾀﾞｶﾖ 700 名前：774ワット発電中さん [2017/03/13(月) 10:39:09.41 ID:TcShF5sa.net] 冗長というよりゴミだろ。VHDLとかほぼゴミで埋もれる。 701 名前：774ワット発電中さん [2017/03/13(月) 10:40:34.35 ID:TcShF5sa.net] >670 具体例をあげてみな 702 名前：774ワット発電中さん [2017/03/13(月) 10:42:18.06 ID:TcShF5sa.net] c[16] = a[8] x b[8]; こんなん？ 703 名前：774ワット発電中さん [2017/03/13(月) 10:48:16.16 ID:TcShF5sa.net] 掛け算ならfloatだろうが、intだろうがライブラリを使うだろ。 VHDLのライブラリアクセスがどんだけめんどくさー――――いか。殆どゴミコード。 704 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 11:16:49.46 ID:IBkOjaQd.net] 掛け算くらいツールが合成してくれるよ。 ライブリって何？FPGAの？ 705 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 11:24:52.92 ID:NVSCvOah.net] 何コイツ無職？おまけにサイコパスっぽい。 ひょっとして、元ルネサス？ 706 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 11:31:29.32 ID:NVSCvOah.net] 固定小数点でfloat?ｸｿﾜﾛﾀ 707 名前：774ワット発電中さん [2017/03/13(月) 12:11:10.00 ID:TcShF5sa.net] >675 そうなの？　フロートはレイテンシの調整とかがめんどくさいので使った記憶が あるが、整数は使った記憶がねえよ。記憶に残らんほど簡単ってことか。 708 名前：774ワット発電中さん [2017/03/13(月) 12:12:06.71 ID:TcShF5sa.net] 固定小数点って言葉自体がバカっぽいな。ただの桁合わせのことだろ。W 709 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 12:13:30.74 ID:NVSCvOah.net] 何コイツ無職？おまけにサイコパスっぽい。 ひょっとして、元ルネサス？ 710 名前：774ワット発電中さん [2017/03/13(月) 12:28:23.20 ID:TcShF5sa.net] 画像処理とか実数演算を固定小数点で高速化して自慢したいんだろ。ｗ 馬鹿の典型だな、そんなのがひつようなのは０．０００１％もねえよ。 Floatでやっても高速化できるんだから、Floatのほうがいいんだよ。設計変更での 柔軟性が高いしな。 　馬鹿がいて固定小数点で� 711 名前：�りやがって、一寸変更かけると「できません」っていう。 [] [ここ壊れてます] 712 名前：arisa ◆QaHT6HayjI [2017/03/13(月) 12:44:11.74 ID:NVSCvOah.net] 何コイツ無職？おまけにサイコパスっぽい。 ひょっとして、元ルネサス？ 713 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 12:45:49.62 ID:NVSCvOah.net] 何コイツ無職？おまけにサイコパスっぽい。 ひょっとして、元ルネサスの手配師でしょ。技術的な中身無さそうだし。 714 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 13:39:32.12 ID:I3cC7+xc.net] VHDL推しは一定の理解はするが人格攻撃始めたら賛同者なくなるよ 715 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 13:47:44.70 ID:NVSCvOah.net] >>684 ｽﾏﾝﾅ。ほんままんどくさいんだわ。大手半導体にいるひとたち 716 名前：774ワット発電中さん [2017/03/13(月) 16:37:29.36 ID:bDMDo5rn.net] >>685 何があったん？ 717 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 18:27:39.54 ID:hw9/wQ2q.net] >>686 低賃金で働かせる 718 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 19:49:34.63 ID:9nRDkSeF.net] アリサはルネサスに派遣されて惨めな思いをしたんだろ 719 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 20:44:20.23 ID:j3VzIVSk.net] >>666 行数が短いから言語として優れてるって言いたいのかな？ ハードを記述してるって感覚がないだけに見えるけど。 720 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 21:13:30.23 ID:97Ob7ITB.net] >>689 俺の手を煩わせるなってことじゃ？全部手作業なんでしょ 721 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 21:13:50.91 ID:auCahImG.net] その感覚は実は必要ないかもしれない C > Verilog > VHDL 722 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 21:58:07.82 ID:KzElxh5S.net] rtl書いてる時間なんて全体の１割未満だもんな 723 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 21:59:30.03 ID:8QH+kx42.net] rtl書いてる時間ってHDL書いてる時間ってこと？ 724 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 01:09:17.87 ID:oKJSAlfW.net] シムはビヘイビアレベル以上なので違う 725 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 01:23:11.42 ID:e2V44vhC.net] なるほど となるとRTLを書くとは具体的な作業としてはどういうものになるんですかね 726 名前：774ワット発電中さん [2017/03/14(火) 02:31:37.88 ID:G/ANrYqO.net] >ハードを記述してるって感覚がないだけに見えるけど。 どんな感覚だよ。 まずHDLの基本が糞だよな。 非同期リセットの書き方 always @(posedge clk or negedge resetn) if(resetn) dff <= 0; else dff <= dff + 1; これがどーーーーーんだけ糞な書き方か意味わかる。 「非同期」だってのに何で同期回路と混在するんだよ。馬鹿じゃないか。 この時点で言語として破綻してる。 negedge resetn　ぷっ　笑える。これは馬鹿ってレベルじゃなくて糞馬鹿。 ＞rtl書いてる時間なんて全体の１割未満だもんな だから問題なんだろ。今度RTLを使うのは何か月後だろうか？ 偶に使うツールほど扱いが難しい。使い方を忘れるからな。 modelsimも糞だよな。ほんと覚えにくい。毎回立ち上げ時に苦労する。 727 名前：774ワット発電中さん [2017/03/14(火) 03:03:40.04 ID:vsj/GB83.net] いいじゃん、非同期resetなんか使わないんだから。 728 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 03:35:48.29 ID:2HaNs33y.net] >>696 そもそもこの場合の非同期ってのは、クロックに同期してないって程度の意味だろ? 実際にはreset信号に「同期して」リセットさせるんだから 書き方的には問題なくね? 729 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 04:11:34.74 ID:Cac2rFqg.net] なんか、ニッポンの半導体産業他の崩壊を今目のあたりにした希ガス 730 名前：774ワット発電中さん [2017/03/14(火) 04:15:25.91 ID:G/ANrYqO.net] always @(posedge clk) if(~resetn) dff <= 0; else dff <= dff + 1; これがVeilogの同期リセットの書き方だよ。 RTL　Viwerで比較して見てごらん。 731 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 04:24:54.08 ID:Cac2rFqg.net] 同期リセット 非同期リセット をFPGA　ASIC にて、トランジスタレベル(CMOS) の回路図を検討し、その2*2の利点・欠点を 一覧にし、考察をすること。 732 名前：774ワット発電中さん [2017/03/14(火) 05:01:25.33 ID:G/ANrYqO.net] ＞いいじゃん、非同期resetなんか使わないんだから。 単純リセットのための同期リセット使うとという意味なら、それは誤りだ。 同期リセットはリソースをかなり消費する。 非同期リセットを使った方がいい。 デバイスがPowerONリセットを用意しているから不要。 733 名前：単純リセットは省略する。 というのなら意味は解る。 でもじゃあシミュレーションで真っ赤っかになるのをどうすんの？ってことになる。 Force the FFs/registers to reset by using the ModelSim force command. コードに書かないとしたらやり方としてはtclでこいつを叩くのかな？　 やったことないが、、 [] [ここ壊れてます] 734 名前：774ワット発電中さん [2017/03/14(火) 05:02:51.29 ID:G/ANrYqO.net] -----verilog----- module mod_a ( input clk, input rst_x, input [7:0] i_in, output reg [7:0] o_out ); always @(posedge clk or negedge rst_x) begin if (~rst_x) o_out <= 8'h0; else o_out <= i_in; end endmodule 例えばこの例だと、 ★致命的な間違い 　１．iolistでグローバルのclk,rst_xとi_inの混在は問題。 同じスタイルで書くのは良くない。かなり致命的間違いだ。 　２．非同期リセットのnegedge rst_xこの書き方も致命的欠点 　まず致命的欠点だけでも解決するなら -----verilog----- module mod_a (input [7:0] i_in,　output reg [7:0] o_out); always @(posedge clk ) begin 　o_out <= i_in; end endmodule 本体はこれだけになる。 735 名前：774ワット発電中さん [2017/03/14(火) 05:03:40.89 ID:G/ANrYqO.net] ★しかし”always @(posedge clk ) begin ”この記述は何も中身がない。なので削る。 -----verilog----- module mod_a (input [7:0] i_in,　output reg [7:0] o_out); 　o_out <= i_in; endmodule グローバルどうすんの？　って *.(clk,clrn) = clk,rst_x; でいいだろ。 ネガティブエッジは？　って 　.clknだな。 736 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 05:51:54.58 ID:Cac2rFqg.net] >>702 force(笑) 737 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 06:24:15.39 ID:B0rUASwJ.net] また、合成の話とごっちゃにしている。 738 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 07:18:13.00 ID:uLGLHwAl.net] 僕の考えた最強のHDLはブログにでも書いとけよ。 739 名前：774ワット発電中さん [2017/03/14(火) 07:40:18.21 ID:G/ANrYqO.net] >arisa君 理屈をつけて説明する癖をつけなさいね。 理屈なしににやにや笑ってみたり、嘆いてみたり、思わせぶりに批判するのでは、 力がつかないよ。 　何故理屈がつけられないのか？　それは意見に自信がなくて、間違いが怖いから でしょ。 言い訳の余地を担保したいから、曖昧にしか言えない。 740 名前：774ワット発電中さん [2017/03/14(火) 07:42:35.81 ID:G/ANrYqO.net] ＞また、合成の話とごっちゃにしている。 どこが合成の話なのかな。ｗ 741 名前：774ワット発電中さん [2017/03/14(火) 08:04:06.50 ID:G/ANrYqO.net] >698 君が勘ちがいするのもわかる。バリ糞分かりにくい無茶苦茶な文法だから。 非同期リセットの書き方 always @(posedge clk or negedge resetn) if(resetn) dff <= 0; 　これnegedge resetnでエッジって書いてあるが 　「clkで叩かないようにように」 って意味だからな。 だから dff.clrn = resetn; と同じ意味。 742 名前：774ワット発電中さん [2017/03/14(火) 08:11:23.16 ID:G/ANrYqO.net] だからこの3行が意味するのは、単にリセットをdffのclrnに接続して clkをDffのclkに接続するってこと。 dff.clrn = resetn; dff.clk = clk; ってことだ。 always @(posedge clk or negedge resetn) って糞ってのがわかるだろ。 or　だと　なんでorなんだよ。 negedge　だぜ　意味不明だ。 743 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 08:26:04.10 ID:e2V44vhC.net] 盛り上がってるとこすみません >>695についてはいかがでしょうか？ 744 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 08:41:11.27 ID:B0rUASwJ.net] ネットリスト以外は虚の世界。 745 名前：774ワット発電中さん [2017/03/14(火) 08:49:07.68 ID:G/ANrYqO.net] >713 どこまでを抽象化するかだな。 そもそもregってのはdffを意味してる。基本的なprimitiveなんだから regというように抽象化するひつようはない。抽象化するだけの 脳味噌がないんならそのままdffでよかった。 and orと同じ扱いで抽象化するんならclrnもclkもいらない。clrnもclkも 意識しないで書けるようにしないと意味がない。 and orのように徹底的にそぎ落として抽象化する。そうするとregは どうなるか？ and and1,and2; なんて書かないだろ。 reg dff1,dff2; だからこれではだめだな。 and,orは宣言しないだろ。それと同じでregも宣言からは消えなくては 意味がない。 746 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 09:00:38.11 ID:5LCysOGV.net] う〜ん、イミフ 747 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 09:05:35.68 ID:MF4r+vg4.net] RTLで書くってことは最終的にはFFと論理回路の組合せを書くってことだからね。プログラミング言語のように考えてるなら違うよ。 スケマの複雑な回路を表現する方法の１つがHDLなだけで、無駄な記述だと思ってるのは必要な状況を知らないだけだろ。 748 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 09:21:14.08 ID:htJIWk00.net] >>716 FFを箱で書いたスケマと考えてよいでしょうか 749 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 09:26:41.34 ID:CQNV3sv7.net] 論理回路も箱の組合せだね 750 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 09:34:28.50 ID:MF4r+vg4.net] そだね。最終的にはゲートの組合せ。 751 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 09:55:44.03 ID:5OrkAyur.net] >>708 面倒くさいし。お前が上から目線だし。 どうでもいいね。 752 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 13:50:39.17 ID:5OrkAyur.net] こんな感じでアスペっぽいのは、小平市にある半導体の社員しか考えられない。 そうじゃなかったら、イイ才能だね。 FPGAの技術者を育てたいパソナテックの正社員になって年収400万円少しで働けば未来が拓けるよ！ 753 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 19:55:26.77 ID:Iw89Rmlr.net] 符号付き演算で、verilogとVHDL比べれば差が出るからどちらかいいかわかるよ と親切に教えてやったのに 自分がわからないから、答えよこせお前がアホだからだろ、とかわめく基地外の対処方法は慣れているんだよなぁ。 要約すると、「態度が悪い。高度ポリテクに金払って教えてもらえ。このボケ」 というのが、2ｃｈ風誠意ある接し方だと思うんだが。どうよ 754 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 20:19:09.38 ID:idPk2k73.net] それはお前の目的による VHDLの賛同者を増やしたいんだろ？それなら具体例で根拠を書くべき どうでもよくて煽りたいだけ、悦に入りたいだけなら好きにすればいい 755 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 20:27:42.39 ID:6RWolzSy.net] どっちでもいいから天下統一してくれ。 756 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 20:39:42.64 ID:htJIWk00.net] 符号つき演算での差の話、純粋に興味があるのですが、どこでそういう話が出ていますでしょうか？ 757 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 20:40:37.67 ID:htJIWk00.net] >>718 >>719 ご回答ありがとうございます ゲートレベルでの記述がRTLということなのですね 758 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 21:00:53.54 ID:gQH7xbDD.net] >>726 違うと思うよ。合成後はFFとゲートで構成されるのであって、記述はRTLというくらいだから、レジスタとそのロジックで書くんだけどね。 条件式、状態遷移、演算なんかが複雑なゲートの組合せになるってことで。 RTLで書いてるのにゲートレベルで考えるのはさすがに難しいよ。 759 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 21:19:19.28 ID:MoWIrzHH.net] RTL ってのがはっきり決まってる訳じゃないからな。 「合成可能な記述」くらいの意味で使われてるようだけど。 760 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 21:56:08.75 ID:QWlIljyT.net] >>702 >単純リセットのための同期リセット使うとという意味なら、それは誤りだ。 >同期リセットはリソースをかなり消費する。 >非同期リセットを使った方がいい。 これは、（Aは知らんけど）現在のXのデバイスでは逆らしいよ FFのリセット端子の機能を、同期・非同期選べるようになってて、LUT使わずにできるし 場合によっては、FFを0にする論理をこの端子に振り分けることでリソース削減できる らしい 761 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 23:48:55.08 ID:Iw89Rmlr.net] 同期リセット問題は、STARC本の先の議論に行きつくのだけど、指定が無い場合後でASICかする手間を考えて、非同期リセットでかけている。 無論非同期リセットの区間の仕様は必要で、ほぼ常識なのでわざわざ仕様書に明記する細かな設計には経験が少なくて出会ったことも無いが、おおむね10-16ｃｌｋ以上。 テストベンチにはその旨記述し、非同期リセットをシミュレーションするようにわざとずらし、前半に不定の区間を設ける。 762 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 23:50:55.40 ID:Iw89Rmlr.net] 私の場合ね 763 名前： >>729 とは前提が異なるので、 違う話になってスマンが。 [] [ここ壊れてます] 764 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 23:52:24.03 ID:htJIWk00.net] >>727 なるほど… 謎が深まりました RTLで書くというのがHDLでの記述でもなくスケマの記述でもないとなると、一体どういう作業なのか… >>728 論理合成可能な記述という意味ではHDLによる記述に思えますが違うのですよね RTLで書くということの意味を考えるのはやめにしたほうがよさそうですね 765 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 23:54:07.24 ID:Iw89Rmlr.net] >>723 特に増やしたいという目的はない。 ただ、やったこともないのに目線の狭さで初めからバカにする行為は、オタクを偏見バカにする行為と変わらないので、教育的指導をしただけの話。 766 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/15(水) 00:57:29.96 ID:Y3mPoJPY.net] >>725 過去ログ嫁。ボキュは嫁が欲しい。 verilog-2001にて、$signed / reg signed が取り入れられた。 ただ、この符号付き演算を使うと、出力データバスが32ビットで無い場合。細かなバグが生じるというか、ビット数の定義を間違えると、その瞬間にバグが出る。 はっきりいって、仕事にならない。 信号処理の業種では、そこで無駄にはまるのでVHDLを使う。 その方が結果的に仕事が早いから。 でなんか、浮動小数点ツカエボケお前アタマ悪いだろうと過去ログに書かれているのだけど。 固定小数点の設計が出来てから、浮動小数点の設計が出来るわけだ。 CQ出版の本で、浮動小数点についてソースコード付きで書かれた青い本があるけど、あれはverilogだね。 その分試験仕様書と、テストベンチをしっかり組んで時間をかけて設計出来て本に出来て、羨ましい。 767 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/15(水) 01:00:17.06 ID:Y3mPoJPY.net] >>732 レジスタトランスファーレベルとは何か？ そのHDLの書き方の定義は何か。 ということを質問したいのだと思う。 おそらく、その時代の論理合成ツールで合成がしっかり出来る記述かと思う。 768 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 01:01:26.47 ID:kzTLNtm1.net] >>732 HDLでの記述が全て合成可能ではないだろ。合成ツールによってもどういう記述が合成可能かは変わるし。 769 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 01:01:45.86 ID:/laSnDti.net] >>733 煽ってるだけじゃ指導になってない 暴れとるわと思われてるだけ 770 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 01:06:26.01 ID:/laSnDti.net] >>732 みんな好き勝手言ってるけど、 RTLっていうのは、レジスタとクロック信号は意識して、 論理ゲートを意識しない抽象化レベルのことだよ 771 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/15(水) 01:12:28.58 ID:Y3mPoJPY.net] >>736 合成ツールによって書き方が変わるし、その会社やその人の文化によっても変わります。 なので、RTL記述とは何かを突き詰めるとSTARC本のようになるとおもう。ただ、中身は少し時代遅れな部分がある。理由は合成ツールの進化と文化と目的の違いがあるから。 772 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/15(水) 01:13:09.56 ID:Y3mPoJPY.net] >>737 ここはツーチャンネルですからｐ 773 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 08:31:31.82 ID:hRSly7oS.net] >>738 その説明が一番しっくりくるね 774 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 08:56:52.73 ID:0yV63lJd.net] arisa ◆QaHT6HayjI ID赤くして文句タレてるヤツよりはマシそうだけど、レベル低いね >>670　ありえんだろ、と思いながらも vhdl / verilog 双方で合成してみた 結果は全く同じだった 当然だわな、　c = a * b　コレだけだもん　(コードは↓) (Altera Q v16.1) オプション=デフォルトで合成　-> ハード・マクロに繋いで終わり オプション=ハードマクロ使用禁止 ->　全く同一の結果(レポートレベルで一致) 他にも合成ツールあるけど、結果は見えてるから 775 名前：もう試さんよ あと、主張するなら具体的なコードとツール提示しないとな そうじゃなきゃ 誰も信じないよ その点、ID赤くして文句タレてるヤツの方がまだマシ --- module mult_test ( ina, inb, mult_out ); input [ 8:0] ina, inb; output [17:0] mult_out; assign mult_out = ina * inb; endmodule [] [ここ壊れてます] 776 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/15(水) 09:45:44.12 ID:uCySsoXZ.net] >>742 その程度のレベルだと問題おきない。 あと、君の態度が悪い。くそうぜー氏ね 777 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/15(水) 09:47:02.92 ID:uCySsoXZ.net] verilogの冒頭と末尾に default_nettypeを入れるのがくそうぜー 778 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/15(水) 09:53:51.24 ID:uCySsoXZ.net] >>742 そもそも、そのコードは符号付き演算じゃないだろ。オマエバカか？ 779 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 19:40:13.47 ID:y7Z3Duqa.net] 名無し君 相手の言うことを素直に聞く癖をつけなさいね。 自分の実力のレベルも認識できず、理屈以前に仕様も認識できず、出来ましたと言いだし動かないものを出されてバカにするのでは、 力がつかないよ。 　何故素直にできないのか？　それは自分にに自信がなくて、間違いを指摘されるのが怖いからでしょ。 言い訳の余地を担保したいから、ソースコード書けとしか言えない。 相手の言うことを理解できないということは、仕事にならないから迷惑。お茶飲んで出直してくれば。 780 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 23:10:27.90 ID:2Ubd3MDH.net] なんのことや 781 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 23:10:31.07 ID:d1C9VGgS.net] FPGAの非同期リセットは本当に非同期のリセット信号を入力するとリカバリ、リムーバル違反でバグるのから嫌い 782 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 23:26:50.75 ID:n3DU9l2S.net] その程度のことなら、リセット信号を同期化すればいいだけだと思うんだけど それじゃダメなの？ 783 名前：774ワット発電中さん mailto:sage [2017/03/15(水) 23:31:19.50 ID:5P//1Y7n.net] >>748 ASICでも同じじゃないの？ 784 名前：774ワット発電中さん mailto:sage [2017/03/16(木) 05:38:47.00 ID:XFZXD5DB.net] >>750 同じだよ。うちは右から左へのところてん押し出し回路で、enableがあれば問題……… クロック二回以上のリセット間隔が担保されていれば問題ないんじゃないの？ 785 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/16(木) 09:05:26.90 ID:gUqvnGh+.net] >>751 1.2クロック以上ぐらいかと 786 名前：774ワット発電中さん [2017/03/17(金) 05:05:42.69 ID:m3kX9Ato.net] >クロック二回以上のリセット間隔が担保されていれば問題ないんじゃないの？ だめ。そういう問題じゃない。 リセット解除時にクロックが入ると誤動作する。エッジの前後でリセットを 入れてはいけない。非同期リセットの加え方は難しいんだよ。 これを無視して問題が発生するケースは珍しいと思うが、バグることがある。 787 名前：774ワット発電中さん [2017/03/17(金) 05:21:51.81 ID:m3kX9Ato.net] ＞これは、（Aは知らんけど）現在のXのデバイスでは逆らしいよ ＞FFのリセット端子の機能を、同期・非同期選べるようになってて、LUT使わずに ＞できるし場合によっては、FFを0にする論理をこの端子に振り分けることで ＞リソース削減できるらしい 「らしい」じゃなくて、RTL　Viewerをみたらすぐわかるだろ。みないのかよ。ｗ Xはそうなのか、合成できているんなら、その方がいい。AlteraはRTL　Viewerで 見る限りリソースを膨大に消費している。 788 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 05:22:52.02 ID:3sSzv/0T.net] >>753 メタステーブル問題とおなじじゃねーか FF3個とAND1個で rst_n → srst_n をつくるしかないべ 751の名無しのレスはオレ様のジサクジエーンだからｗごめんな 789 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 05:24:43.56 ID:3sSzv/0T.net] なんだ、 force(笑)か 相手するのめんどくさいから、コテハンキボンヌ 790 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/17(金) 05:36:47.09 ID:3sSzv/0T.net] まぁ。リセットのクロックが1クロックずれて回路が動作したら問題になるか、 論理合成後のスケマで検討したらいいし、 そういうテストベンチ走らせて、ゲートSimでみて、 リセットタイミングを1nsぐらいふって動作にもんだいがあるか確かめればいいんじゃないの。 もう記憶の彼方なのであれだけど、確かにアルテラちゃんは、同期リセット問題で膨大なリソース食った希ガス。非同期でいいんじゃないの→いや と若い設計者が言い出すから、勉強になるだろうしめんどくさいので放置したけど。 小田原の開成駅あたりで口からいれるなにかのなにかのときに、そうだった。もう3年前の話で、仕事帰りに鶴巻温泉駅から徒歩で天然温泉に浸かってたことしか覚えてないなー 君サー長野県の案件やらね？ 低賃金で高機能なことやらされて、お客さんがわかってないから、君のような議論好きは重宝されるでー

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