【Verilog】 記述言語で論理設計Project14 【VHDL】

1 名前：774ワット発電中さん [2016/08/08(月) 08:14:48.93 ID:Lhv7D4dX.net] HDLの処理系も、それを実際に動かすシミュレータ・評価基板も、 安価で入手できるようになってきました。 このスレが目に入ったお嬢さん! HDLで何か作って遊んでみませんか。 日曜工作のHDL書き、学生さん、プロの方、主婦の方、カキコお待ちしております。 関連情報は >2-10 あたり。 入れ食いキーワード ・Nios、MicroBraze ・Artix-7、Kintex-7、Virtex-7、ハードコアCPU内蔵 Zynq-7000 前スレ (直近スレのみ) 2012/11/03〜 【Verilog】 記述言語で論理設計Project12 【VHDL】 uni.2ch.net/test/read.cgi/denki/1351913871/ 2011/12/07〜 Project11 uni.2ch.net/test/read.cgi/denki/1323187568/ 2010/09/17〜 Project10 kamome.2ch.net/test/read.cgi/denki/1284652343/ ※前スレ rio2016.2ch.net/test/read.cgi/denki/1394091422/ 660 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 10:33:52.78 ID:GxW0KXCV.net] 日本人って合成ツールに頼りすぎなんだよね。 661 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 12:16:36.12 ID:bG0b7468.net] 合成ツールを使わない変人ばかりの国があるの？ 662 名前：774ワット発電中さん [2017/03/11(土) 12:51:01.77 ID:l25Ek4/z.net] VerilogのLintってあるんか？ 663 名前：774ワット発電中さん [2017/03/11(土) 12:54:18.60 ID:l25Ek4/z.net] 　教科書を見てて思うんだが、パルスで起動する場合にエッジを取るボケが多いな。 最初から微分しとけや！アフォって思うな。Moduleのなかでいちいち微分する奴は アフォだろ。 664 名前：774ワット発電中さん [2017/03/11(土) 12:55:24.54 ID:l25Ek4/z.net] >632 Primeだけど 665 名前：774ワット発電中さん [2017/03/11(土) 12:58:47.24 ID:l25Ek4/z.net] ＞少なくともVHDLのほうが厳密に書けるんだからさ。 Verilogですら冗長コードがあるのにVHDLとか「なんだよ、この糞っぷりは」 っておもうぞ。冗長コードのウンコの山だろ。ｗ 話にならん。 666 名前：774ワット発電中さん [2017/03/11(土) 13:02:20.72 ID:l25Ek4/z.net] 最近嵌ったのは reg buf[7:0] ; []の位置を間違うんだよな。これはエラーが出ないんだよな。あとスペルミスして ても知らんぷりでエラー出さないんだよな。ｗ 667 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 13:03:04.55 ID:bG0b7468.net] 厳密さと冗長さって全く違う概念 668 名前：774ワット発電中さん [2017/03/11(土) 13:08:10.19 ID:l25Ek4/z.net] SVHDL　：Shit Very Hard Design Ludicrous 669 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 13:11:19.22 ID:6+nzxtFU.net] ソフトは上から下まで凄いいろんな種類があるけど、ハード記述言語はあまり進歩がないねえ 頭も固いのか？ 670 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 13:11:31.18 ID:FOkgUmfr.net] >>639 >>482かな それはそうと default_nettype も検討したら？ 671 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 13:16:15.41 ID:FOkgUmfr.net] >>642 言語もシミュレータもトランスパイラもいろいろあるでしょ 大手がそれを取り込まないから誰も使わないだけで で誰も使わないからコストかけて取り込めない 672 名前：774ワット発電中さん [2017/03/11(土) 13:19:10.66 ID:l25Ek4/z.net] ＞厳密さと冗長さって全く違う概念 コード量が増えるというのはコードノイズが増えるってことだ。だから厳密性が 無茶苦茶劣るということだ。 厳密なものは、シンプルで美しい。間違いが少ないし、当然間違いが入り込みにくい。 したがってVerilogの方が糞でもかなりマシ。 ユークリッドの第五公理でもわかる。この部分だけ美しくない。必然的にここから ユークリッド幾何のボロが出たということだ。 １．任意の一点から他の一点に対して直線を引くこと ２．有限の直線を� 673 名前：A続的にまっすぐ延長すること ３．任意の中心と半径で円を描くこと ４．すべての直角は互いに等しいこと ５．直線が2直線と交わるとき、同じ側の内角の和が2直角より小さい場合、その 2直線が限りなく延長されたとき、内角の和が2直角より小さい側で交わる。 [] [ここ壊れてます] 674 名前：774ワット発電中さん [2017/03/11(土) 13:20:34.84 ID:l25Ek4/z.net] >642 うまいこというなー。感心した。ｗ 675 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 13:21:11.13 ID:FOkgUmfr.net] あとソフトの開発ツールが百花繚乱なのはやっぱりお手軽さが違うよね とりあえずJavaScriptかJVMかllvmに落としておけばなんとかなるみたいな 676 名前：774ワット発電中さん [2017/03/11(土) 13:24:48.76 ID:l25Ek4/z.net] ＞それはそうと default_nettype も検討したら？ 始めて知った。noneにしておいたほうがいいな。 モジュール間接続をしたネットを上位にOUTPUTする場合は頻発するが、名称を wire　宣言をするとOUTPUT名称を変更しないと2重定義でコンパイルエラーになる。 しかし定義を省略すると接続できる。しかし接続できてもバス配線の場合には不具合 が出る。しかしViewerでは正常に配線されていてコンパイラはエラーもワーニングも ださない。(多分） 677 名前：774ワット発電中さん [2017/03/11(土) 14:00:13.17 ID:cKQVGECZ.net] >>640 俺もこの意見に一票 678 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 14:24:31.98 ID:H5Knxuvp.net] signal　宣言一つで　reg or wire　双方への推論を許してる 何処が厳格なんだよ 679 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 15:05:55.65 ID:jAldiWjH.net] >>650 FFになるかwireになるかなんて本来は関係ないはず。 reg だからって必ずしも FF にはならないだろ。 680 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 15:10:47.83 ID:jAldiWjH.net] >>644 トランスパイラ？ ハードの場合、最終的にはedifかGDSだからなぁ。 681 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 18:20:10.70 ID:H5Knxuvp.net] 言うだろうと　思ってたよ reg -> wire は有っても、その逆は無い そもそも、case 分で書いたほうがスッキリするから 敢えて、助長縮退を意図した書き方を許してるだけだ 自称　厳格、それ以外にとり得がない 同じ物を書くと、コード量2〜3倍ぐらいになる 唯々文句言ってるやつよりはマシそうだが 両方やって、比べた上で言えよ 682 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 19:07:28.65 ID:QsrHlVDN.net] えっ？普通両方とも使えるもんじゃないの？ 683 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 19:08:28.70 ID:rfuDjeLz.net] 高位合成言語の覇権って決まった？ 684 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 09:36:40.25 ID:Djtz44Bx.net] おれはやればできるという願望 685 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 09:48:19.81 ID:dCAFLPxG.net] GPUでさえ汎用言語ではダメで、CUDAとかOpenCLが必要なんだから より並列性の高い言語を作らないいかんな。 できればFORTRAN66をベースに。 686 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 12:21:34.94 ID:Bfwgdboe.net] 機械語で書いてそれ実行するハード用意しとこうぜ 687 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 14:28:35.76 ID:dpRAG//J.net] >>657 いいたいことはいろいろあるが 今現在、最もGPUを酷使するアプリはpythonで書かれているという事実がある 688 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 15:55:21.19 ID:SmxcaBUa.net] 最もGPUを酷使するアプリって何だよwww 俺が作った、全ユニットフル稼働のテストツールより酷使するアプリなんてあるか？ 689 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 16:02:17.08 ID:dpRAG//J.net] >>660 お前のアプリは所詮お前のハードでしか動かない。 世界中のGPUが必死に何の計算してるかと言う話だから、 お前のチンケなアプリはの話はどうでも良い 690 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 16:14:45.75 ID:SmxcaBUa.net] 独り言ならここに書くなよwww 691 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 16:17:52.14 ID:SmxcaBUa.net] あ、キャパシの人か 692 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 19:57: ] [ここ壊れてます] 693 名前：33.97 ID:wamYpz0C.net mailto: >>659 コード書けない層ほど中身のないAIに飛びつくから。よってまともな成果は出せないだろう。 [] [ここ壊れてます] 694 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 09:30:10.08 ID:NVSCvOah.net] VHDLをやりもしないで、クソ扱いはｸｿﾜﾛﾀｼﾃﾛ。小一時間草でも植えておけ 695 名前：774ワット発電中さん [2017/03/13(月) 09:50:35.51 ID:TcShF5sa.net] コード比較 -----verilog----- module mod_a ( input clk, input rst_x, input [7:0] i_in, output reg [7:0] o_out ); always @(posedge clk or negedge rst_x) begin if (~rst_x) o_out <= 8'h0; else o_out <= i_in; end endmodule ----- 糞VHDL ----- library IEEE; use IEEE.std_logic_1164.all; entity mod_a is port ( clk : in std_logic; rst_x: in std_logic; i_in : in std_logic_vector(7 downto 0); o_out : out std_logic_vector(7 downto 0) ); end mod_a; architecture rtl of mod_a is signal r_out : std_logic_vector(7 downto 0); begin process (clk, rst_x) begin if (rst_x = '0') then r_out <= (others => '0'); elsif (clk'event and clk = '1') then r_out <= i_in; end if; end process; o_out <= r_out; end rtl; 696 名前：774ワット発電中さん [2017/03/13(月) 09:56:02.03 ID:lnX5PfRP.net] Verilogの方が冗長なのは事実だけど、それだけでVHDLを 否定をしてる人は単にプログラミングに対するセンスが ないんだと思うよ 697 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 10:08:04.19 ID:vtrmK3ql.net] 具体的なコードを明示した上で比較したヤツ それを、抽象的な物言いだけで否定してるヤツ 技術者の端くれなら、具体的な利点を示した上で反論しろよな 698 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 10:34:50.46 ID:NVSCvOah.net] >>668 日本語使えない人に怒っても…… 699 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 10:38:06.98 ID:NVSCvOah.net] 固定小数点演算のかけ算機を、verilogでつくれば、VHDLよりverilogがｸｿなのが理解できるだろ。草植えるのﾏﾀﾞｶﾖ 700 名前：774ワット発電中さん [2017/03/13(月) 10:39:09.41 ID:TcShF5sa.net] 冗長というよりゴミだろ。VHDLとかほぼゴミで埋もれる。 701 名前：774ワット発電中さん [2017/03/13(月) 10:40:34.35 ID:TcShF5sa.net] >670 具体例をあげてみな 702 名前：774ワット発電中さん [2017/03/13(月) 10:42:18.06 ID:TcShF5sa.net] c[16] = a[8] x b[8]; こんなん？ 703 名前：774ワット発電中さん [2017/03/13(月) 10:48:16.16 ID:TcShF5sa.net] 掛け算ならfloatだろうが、intだろうがライブラリを使うだろ。 VHDLのライブラリアクセスがどんだけめんどくさー――――いか。殆どゴミコード。 704 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 11:16:49.46 ID:IBkOjaQd.net] 掛け算くらいツールが合成してくれるよ。 ライブリって何？FPGAの？ 705 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 11:24:52.92 ID:NVSCvOah.net] 何コイツ無職？おまけにサイコパスっぽい。 ひょっとして、元ルネサス？ 706 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 11:31:29.32 ID:NVSCvOah.net] 固定小数点でfloat?ｸｿﾜﾛﾀ 707 名前：774ワット発電中さん [2017/03/13(月) 12:11:10.00 ID:TcShF5sa.net] >675 そうなの？　フロートはレイテンシの調整とかがめんどくさいので使った記憶が あるが、整数は使った記憶がねえよ。記憶に残らんほど簡単ってことか。 708 名前：774ワット発電中さん [2017/03/13(月) 12:12:06.71 ID:TcShF5sa.net] 固定小数点って言葉自体がバカっぽいな。ただの桁合わせのことだろ。W 709 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 12:13:30.74 ID:NVSCvOah.net] 何コイツ無職？おまけにサイコパスっぽい。 ひょっとして、元ルネサス？ 710 名前：774ワット発電中さん [2017/03/13(月) 12:28:23.20 ID:TcShF5sa.net] 画像処理とか実数演算を固定小数点で高速化して自慢したいんだろ。ｗ 馬鹿の典型だな、そんなのがひつようなのは０．０００１％もねえよ。 Floatでやっても高速化できるんだから、Floatのほうがいいんだよ。設計変更での 柔軟性が高いしな。 　馬鹿がいて固定小数点で� 711 名前：�りやがって、一寸変更かけると「できません」っていう。 [] [ここ壊れてます] 712 名前：arisa ◆QaHT6HayjI [2017/03/13(月) 12:44:11.74 ID:NVSCvOah.net] 何コイツ無職？おまけにサイコパスっぽい。 ひょっとして、元ルネサス？ 713 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 12:45:49.62 ID:NVSCvOah.net] 何コイツ無職？おまけにサイコパスっぽい。 ひょっとして、元ルネサスの手配師でしょ。技術的な中身無さそうだし。 714 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 13:39:32.12 ID:I3cC7+xc.net] VHDL推しは一定の理解はするが人格攻撃始めたら賛同者なくなるよ 715 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 13:47:44.70 ID:NVSCvOah.net] >>684 ｽﾏﾝﾅ。ほんままんどくさいんだわ。大手半導体にいるひとたち 716 名前：774ワット発電中さん [2017/03/13(月) 16:37:29.36 ID:bDMDo5rn.net] >>685 何があったん？ 717 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 18:27:39.54 ID:hw9/wQ2q.net] >>686 低賃金で働かせる 718 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 19:49:34.63 ID:9nRDkSeF.net] アリサはルネサスに派遣されて惨めな思いをしたんだろ 719 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 20:44:20.23 ID:j3VzIVSk.net] >>666 行数が短いから言語として優れてるって言いたいのかな？ ハードを記述してるって感覚がないだけに見えるけど。 720 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 21:13:30.23 ID:97Ob7ITB.net] >>689 俺の手を煩わせるなってことじゃ？全部手作業なんでしょ 721 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 21:13:50.91 ID:auCahImG.net] その感覚は実は必要ないかもしれない C > Verilog > VHDL 722 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 21:58:07.82 ID:KzElxh5S.net] rtl書いてる時間なんて全体の１割未満だもんな 723 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 21:59:30.03 ID:8QH+kx42.net] rtl書いてる時間ってHDL書いてる時間ってこと？ 724 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 01:09:17.87 ID:oKJSAlfW.net] シムはビヘイビアレベル以上なので違う 725 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 01:23:11.42 ID:e2V44vhC.net] なるほど となるとRTLを書くとは具体的な作業としてはどういうものになるんですかね 726 名前：774ワット発電中さん [2017/03/14(火) 02:31:37.88 ID:G/ANrYqO.net] >ハードを記述してるって感覚がないだけに見えるけど。 どんな感覚だよ。 まずHDLの基本が糞だよな。 非同期リセットの書き方 always @(posedge clk or negedge resetn) if(resetn) dff <= 0; else dff <= dff + 1; これがどーーーーーんだけ糞な書き方か意味わかる。 「非同期」だってのに何で同期回路と混在するんだよ。馬鹿じゃないか。 この時点で言語として破綻してる。 negedge resetn　ぷっ　笑える。これは馬鹿ってレベルじゃなくて糞馬鹿。 ＞rtl書いてる時間なんて全体の１割未満だもんな だから問題なんだろ。今度RTLを使うのは何か月後だろうか？ 偶に使うツールほど扱いが難しい。使い方を忘れるからな。 modelsimも糞だよな。ほんと覚えにくい。毎回立ち上げ時に苦労する。 727 名前：774ワット発電中さん [2017/03/14(火) 03:03:40.04 ID:vsj/GB83.net] いいじゃん、非同期resetなんか使わないんだから。 728 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 03:35:48.29 ID:2HaNs33y.net] >>696 そもそもこの場合の非同期ってのは、クロックに同期してないって程度の意味だろ? 実際にはreset信号に「同期して」リセットさせるんだから 書き方的には問題なくね? 729 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 04:11:34.74 ID:Cac2rFqg.net] なんか、ニッポンの半導体産業他の崩壊を今目のあたりにした希ガス 730 名前：774ワット発電中さん [2017/03/14(火) 04:15:25.91 ID:G/ANrYqO.net] always @(posedge clk) if(~resetn) dff <= 0; else dff <= dff + 1; これがVeilogの同期リセットの書き方だよ。 RTL　Viwerで比較して見てごらん。 731 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 04:24:54.08 ID:Cac2rFqg.net] 同期リセット 非同期リセット をFPGA　ASIC にて、トランジスタレベル(CMOS) の回路図を検討し、その2*2の利点・欠点を 一覧にし、考察をすること。 732 名前：774ワット発電中さん [2017/03/14(火) 05:01:25.33 ID:G/ANrYqO.net] ＞いいじゃん、非同期resetなんか使わないんだから。 単純リセットのための同期リセット使うとという意味なら、それは誤りだ。 同期リセットはリソースをかなり消費する。 非同期リセットを使った方がいい。 デバイスがPowerONリセットを用意しているから不要。 733 名前：単純リセットは省略する。 というのなら意味は解る。 でもじゃあシミュレーションで真っ赤っかになるのをどうすんの？ってことになる。 Force the FFs/registers to reset by using the ModelSim force command. コードに書かないとしたらやり方としてはtclでこいつを叩くのかな？　 やったことないが、、 [] [ここ壊れてます] 734 名前：774ワット発電中さん [2017/03/14(火) 05:02:51.29 ID:G/ANrYqO.net] -----verilog----- module mod_a ( input clk, input rst_x, input [7:0] i_in, output reg [7:0] o_out ); always @(posedge clk or negedge rst_x) begin if (~rst_x) o_out <= 8'h0; else o_out <= i_in; end endmodule 例えばこの例だと、 ★致命的な間違い 　１．iolistでグローバルのclk,rst_xとi_inの混在は問題。 同じスタイルで書くのは良くない。かなり致命的間違いだ。 　２．非同期リセットのnegedge rst_xこの書き方も致命的欠点 　まず致命的欠点だけでも解決するなら -----verilog----- module mod_a (input [7:0] i_in,　output reg [7:0] o_out); always @(posedge clk ) begin 　o_out <= i_in; end endmodule 本体はこれだけになる。 735 名前：774ワット発電中さん [2017/03/14(火) 05:03:40.89 ID:G/ANrYqO.net] ★しかし”always @(posedge clk ) begin ”この記述は何も中身がない。なので削る。 -----verilog----- module mod_a (input [7:0] i_in,　output reg [7:0] o_out); 　o_out <= i_in; endmodule グローバルどうすんの？　って *.(clk,clrn) = clk,rst_x; でいいだろ。 ネガティブエッジは？　って 　.clknだな。 736 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 05:51:54.58 ID:Cac2rFqg.net] >>702 force(笑) 737 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 06:24:15.39 ID:B0rUASwJ.net] また、合成の話とごっちゃにしている。 738 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 07:18:13.00 ID:uLGLHwAl.net] 僕の考えた最強のHDLはブログにでも書いとけよ。 739 名前：774ワット発電中さん [2017/03/14(火) 07:40:18.21 ID:G/ANrYqO.net] >arisa君 理屈をつけて説明する癖をつけなさいね。 理屈なしににやにや笑ってみたり、嘆いてみたり、思わせぶりに批判するのでは、 力がつかないよ。 　何故理屈がつけられないのか？　それは意見に自信がなくて、間違いが怖いから でしょ。 言い訳の余地を担保したいから、曖昧にしか言えない。 740 名前：774ワット発電中さん [2017/03/14(火) 07:42:35.81 ID:G/ANrYqO.net] ＞また、合成の話とごっちゃにしている。 どこが合成の話なのかな。ｗ 741 名前：774ワット発電中さん [2017/03/14(火) 08:04:06.50 ID:G/ANrYqO.net] >698 君が勘ちがいするのもわかる。バリ糞分かりにくい無茶苦茶な文法だから。 非同期リセットの書き方 always @(posedge clk or negedge resetn) if(resetn) dff <= 0; 　これnegedge resetnでエッジって書いてあるが 　「clkで叩かないようにように」 って意味だからな。 だから dff.clrn = resetn; と同じ意味。 742 名前：774ワット発電中さん [2017/03/14(火) 08:11:23.16 ID:G/ANrYqO.net] だからこの3行が意味するのは、単にリセットをdffのclrnに接続して clkをDffのclkに接続するってこと。 dff.clrn = resetn; dff.clk = clk; ってことだ。 always @(posedge clk or negedge resetn) って糞ってのがわかるだろ。 or　だと　なんでorなんだよ。 negedge　だぜ　意味不明だ。 743 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 08:26:04.10 ID:e2V44vhC.net] 盛り上がってるとこすみません >>695についてはいかがでしょうか？ 744 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 08:41:11.27 ID:B0rUASwJ.net] ネットリスト以外は虚の世界。 745 名前：774ワット発電中さん [2017/03/14(火) 08:49:07.68 ID:G/ANrYqO.net] >713 どこまでを抽象化するかだな。 そもそもregってのはdffを意味してる。基本的なprimitiveなんだから regというように抽象化するひつようはない。抽象化するだけの 脳味噌がないんならそのままdffでよかった。 and orと同じ扱いで抽象化するんならclrnもclkもいらない。clrnもclkも 意識しないで書けるようにしないと意味がない。 and orのように徹底的にそぎ落として抽象化する。そうするとregは どうなるか？ and and1,and2; なんて書かないだろ。 reg dff1,dff2; だからこれではだめだな。 and,orは宣言しないだろ。それと同じでregも宣言からは消えなくては 意味がない。 746 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 09:00:38.11 ID:5LCysOGV.net] う〜ん、イミフ 747 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 09:05:35.68 ID:MF4r+vg4.net] RTLで書くってことは最終的にはFFと論理回路の組合せを書くってことだからね。プログラミング言語のように考えてるなら違うよ。 スケマの複雑な回路を表現する方法の１つがHDLなだけで、無駄な記述だと思ってるのは必要な状況を知らないだけだろ。 748 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 09:21:14.08 ID:htJIWk00.net] >>716 FFを箱で書いたスケマと考えてよいでしょうか 749 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 09:26:41.34 ID:CQNV3sv7.net] 論理回路も箱の組合せだね 750 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 09:34:28.50 ID:MF4r+vg4.net] そだね。最終的にはゲートの組合せ。 751 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 09:55:44.03 ID:5OrkAyur.net] >>708 面倒くさいし。お前が上から目線だし。 どうでもいいね。 752 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 13:50:39.17 ID:5OrkAyur.net] こんな感じでアスペっぽいのは、小平市にある半導体の社員しか考えられない。 そうじゃなかったら、イイ才能だね。 FPGAの技術者を育てたいパソナテックの正社員になって年収400万円少しで働けば未来が拓けるよ！ 753 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/14(火) 19:55:26.77 ID:Iw89Rmlr.net] 符号付き演算で、verilogとVHDL比べれば差が出るからどちらかいいかわかるよ と親切に教えてやったのに 自分がわからないから、答えよこせお前がアホだからだろ、とかわめく基地外の対処方法は慣れているんだよなぁ。 要約すると、「態度が悪い。高度ポリテクに金払って教えてもらえ。このボケ」 というのが、2ｃｈ風誠意ある接し方だと思うんだが。どうよ 754 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 20:19:09.38 ID:idPk2k73.net] それはお前の目的による VHDLの賛同者を増やしたいんだろ？それなら具体例で根拠を書くべき どうでもよくて煽りたいだけ、悦に入りたいだけなら好きにすればいい 755 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 20:27:42.39 ID:6RWolzSy.net] どっちでもいいから天下統一してくれ。 756 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 20:39:42.64 ID:htJIWk00.net] 符号つき演算での差の話、純粋に興味があるのですが、どこでそういう話が出ていますでしょうか？ 757 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 20:40:37.67 ID:htJIWk00.net] >>718 >>719 ご回答ありがとうございます ゲートレベルでの記述がRTLということなのですね 758 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 21:00:53.54 ID:gQH7xbDD.net] >>726 違うと思うよ。合成後はFFとゲートで構成されるのであって、記述はRTLというくらいだから、レジスタとそのロジックで書くんだけどね。 条件式、状態遷移、演算なんかが複雑なゲートの組合せになるってことで。 RTLで書いてるのにゲートレベルで考えるのはさすがに難しいよ。 759 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 21:19:19.28 ID:MoWIrzHH.net] RTL ってのがはっきり決まってる訳じゃないからな。 「合成可能な記述」くらいの意味で使われてるようだけど。 760 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 21:56:08.75 ID:QWlIljyT.net] >>702 >単純リセットのための同期リセット使うとという意味なら、それは誤りだ。 >同期リセットはリソースをかなり消費する。 >非同期リセットを使った方がいい。 これは、（Aは知らんけど）現在のXのデバイスでは逆らしいよ FFのリセット端子の機能を、同期・非同期選べるようになってて、LUT使わずにできるし 場合によっては、FFを0にする論理をこの端子に振り分けることでリソース削減できる らしい

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