- 1 名前：デフォルトの名無しさん [03/01/30 01:35]
- library ieee;
use ieee.std_logic_1164.all;
もしかして板違い？
- 52 名前：デフォルトの名無しさん mailto:sage [03/03/16 02:24]
- >>7
今更レスしてみるﾃｽﾄ
基本的にはそうするしかないけど、
以下のようなやり方などは如何かな？
process(adr_bus)
begin
case conv_integer(adr_bus) is
when 16#0000# =>
i_dataout <= 16#58#;
when 16#0001# =>
i_dataout <= 16#00#;
- 53 名前：デフォルトの名無しさん mailto:sage [03/03/17 15:51]
- 週間リアルロボットのために板がひとつできました
that.2ch.net/robot/
- 54 名前：デフォルトの名無しさん mailto:sage [03/03/19 00:11]
- やっぱあれだなー。合成やら実機を考えると、ちゃんとハードのことしらないと
どんでもない回路つくっちゃって、シミュレーションでは動くけど
実機はダメで一億損しちゃった。。。。
なんてこともあったりなかったり。
と、毎日ハードな人に脅されてるただいまハード見習いちゅうの元ソフト屋な俺。
- 55 名前：デフォルトの名無しさん mailto:sage [03/03/22 13:25]
- >>54
昔、折れの先輩に３億飛ばした人いますた。
フルカスタムCPUの設計で特定のタイミングでヒゲが出て誤動作・・・・
ソフト対策不可ってのが最悪だったなぁ。
（ソフトで対策できれば、サービスでROM交換だけでなんとかなるし）
- 56 名前：デフォルトの名無しさん mailto:sage [03/03/22 22:36]
- FPGAだとROM交換で回路変更が利くよね。
FPGA外部の回路設計自体が悪かったらどうしようもないけど。
- 57 名前：デフォルトの名無しさん mailto:sage [03/03/27 14:18]
- ハードの知識もソフトの知識もほとんどない初心者が、いきなり「VHDLを勉強しとけ」と言われて
本を買うとしたら
www.amazon.co.jp/exec/obidos/search-handle-form/249-7823715-2222757
ここのどれがいいのでしょうか？お勧めとかあれば上記のに限らずでも教えてくださいませ。
- 58 名前：デフォルトの名無しさん [03/03/27 14:19]
- あげ
- 59 名前：デフォルトの名無しさん mailto:sage [03/03/27 20:48]
- 俺のお勧めはこれ。
www.amazon.co.jp/exec/obidos/ASIN/4774112526/ref=sr_aps_b_/249-1498323-2357126
- 60 名前：57 [03/03/28 05:03]
- 注文ｼﾏｽﾀ！
- 61 名前：デフォルトの名無しさん mailto:sage [03/03/28 07:44]
- >>59
この本は漏れも買ったけど、マジでお勧め。
VHDLよりも、むしろデジタル回路について
基本的なことを学べるつくりになってる。
ファンイン・ファンアウトとかプルアップとか、
ICの使い方から説明があるのが良い。
- 62 名前：デフォルトの名無しさん mailto:sage [03/03/28 13:45]
- www.amazon.co.jp/exec/obidos/ASIN/4789833585/ref=pd_sim_dp_5/250-0016194-8421854
Verilogに偏ってるけどツボを押さえている良書。
- 63 名前：デフォルトの名無しさん [03/04/01 20:42]
- Ｃ言語ベースの回路開発環境って、どう思う?
何でＣなのかな?
JavaベースとかLispベースとかあっても良いでは?
- 64 名前：デフォルトの名無しさん [03/04/01 20:45]
- バンコマイシンおうしょくブドウ球菌
- 65 名前：デフォルトの名無しさん mailto:sage [03/04/01 22:53]
- >>63
JavaベースならXilinxが出してたと思う。
SchemeやHaskellなんかも論文は見つかる。
- 66 名前：デフォルトの名無しさん mailto:sage [03/04/02 02:07]
- SchemeやHaskellの他にMLベースのもある様ですね。
関数型言語とHDLは相性がいいのでしょうか?
- 67 名前：デフォルトの名無しさん mailto:sage [03/04/02 06:57]
- functional ハ関数ニ非ズ，機能ヲ意味スルノデアル!?
回路ノ機能ヲ記述スル言語ナラバ，機能型言語ガ相応シイ
- 68 名前：デフォルトの名無しさん mailto:sage [03/04/02 20:04]
- 何でCなのかな？ってそらユーザ数が多いからに決まってンべ
- 69 名前：機械・工学板からのぞきにきました mailto:sage [03/04/03 08:06]
- 遅レスだが…
>>7
> std_logicvectorのまま16進使う方法ないですか？
> 苦し紛れにこんなことやってます
x"58" とか x"00" でいいぞ
ただし ビット長が 4の倍数じゃないとダメ
- 70 名前：デフォルトの名無しさん mailto:sage [03/04/03 12:58]
- >>63
C言語を使って開発できる事が利点じゃないぞ。
動作レベルで設計できるところが最大の利点。
したがって、言語はなんでもいいんだが、
それゆえ、シンプルでかつ普及してる言語が選ばれて当然。
Javaはガベコレが、Lispは再起呼び出しが辛そう。
- 71 名前：デフォルトの名無しさん mailto:sage [03/04/03 18:40]
- 最終的に、ｃでVHDL、Verilogのソースを吐かせてるのが
現状だから結局どんなソースを吐いてるかを見る能力は
必要だろうね。＞システムC
現状アルゴリズム検証から最終回路までシームレスで行ける
わけではないからまだまだな感じだね。
でも、十年後には標準になってるかも。
あと、HDLを使いこなそうとするとやはり回路とか電気の知識は
必要になるだろうね。全部解る必要は無いにしても合成後の
回路がある程度想像できないとデバッグ不能だわね。（ｗ
- 72 名前：デフォルトの名無しさん mailto:sage [03/04/04 02:54]
- 確かにハード記述は、回路からあまり離れない方がいいのだけど、
今のHDLはちょっと抽象度が高い記述をして再利用性を高めようとすると
偉くトリッキーなコードになる。
Verilogとかプログラミング言語としてみるとあまりにも中途半端で
Cを知っている人間だと、ビヘイビアを書くときにストレスがたまる。
Cベース設計には過大な期待はしないけど、現行のHDLよりはスマートな言語が使える
という意味では歓迎する。
一方で、ム板な人にはテストベンチとかの検証系言語を使う分野が親しみ易そう。
e言語, TestBuilderなどオブジェクト指向が生産性をあげるのに十分役に立っている。
最近ではアスペクト指向が流行りだしそうだから、
Loggingくらいにしか使い道を思いつかない普通のアプリプログラム分野に先んじて普及するかも。
- 73 名前：デフォルトの名無しさん mailto:sage [03/04/04 03:38]
- 中にはCさえ知っていれば回路が出来上がって開発効率が
上がりまくるとか、ハードエンジニア不要論を唱える馬鹿も
居るって辺りが問題なんだよな。＞Cベースの設計
言語よりそれをどんなものか理解していない無知な奴が
本当の敵だろ。
- 74 名前：デフォルトの名無しさん mailto:sage [03/04/06 11:29]
- >>65-67
論理型言語（prolog等）を利用したものもあるみたい
- 75 名前：デフォルトの名無しさん mailto:sage [03/04/06 12:45]
- >>73
VHDLなんかが出てきたときにも、同じこといわれたことを
思い出す（ｗ ＞ハードエンジニア不要論
歴史は繰り返すな。
- 76 名前：デフォルトの名無しさん mailto:sage [03/04/07 19:09]
- ＜イントロダクション＞ プログラムがそのままチップになる
＜第1部＞ 回路なんて誰でも作れる 脱ハードウエア指向へ
＜第2部＞ 数千行でチップができる C言語がLSI設計を効率化
ttp://ne.nikkeibp.co.jp/NE/2002/020729/tokushu.html
- 77 名前：デフォルトの名無しさん mailto:sage [03/04/07 20:11]
- >>76
流石日経。
知った顔で嘘を並べるのが得意だな。
- 78 名前：デフォルトの名無しさん mailto:sage [03/04/07 21:34]
- >>77
嘘だとは思わんが、ハード知らない香具師は勘違いするだろうな
と思う。あくまでも「脱HW指向」「設計効率化」でしかないだろう。
しかし、FPGAみたいなソフトなハードウェアが増えてきて、
ソフト屋の出番が増えた事も事実だと思われ
- 79 名前：デフォルトの名無しさん mailto:sage [03/04/08 23:20]
- プログラムがチップになるんじゃないんだよな。
回路/タイミングをテキスト（言語)で記述できるってのが正しい表現だと思う。
プログラムとはまったく違う。
それにしてもVHDL喜んで書いてる香具師。よくあんなので書いてて嫌にならないな。
Verilogの方がずーッといい
- 80 名前：デフォルトの名無しさん mailto:sage [03/04/09 01:37]
- ＜イントロダクション＞ 回路図でない言語がそのままチップになる
＜第1部＞ 回路なんて誰でも作れる 脱ハードウエア指向へ
＜第2部＞ 数千行でチップができる VHDL言語がLSI設計を効率化
まさにデジャビュ（ｗ やり口が１０年前と何も変わってない
- 81 名前：デフォルトの名無しさん mailto:sage [03/04/09 09:05]
- >>79
VHDL、Verilog論争は書きやすさ、Simの面からVerilogの方が
良いだろうね。
ただ、漏れはVHDLが好き。 ま無意味な論争だけどね。（ｗ
- 82 名前：デフォルトの名無しさん mailto:sage [03/04/09 09:16]
- >>78
アルゴリズム検証とハード実装は一寸違った方向のそれぞれ
別の技術だから融合はありがたい事でし。
ただ、Cで書いてHDLをはき出すってってやり方だと出来た、
HDLの品質を確認する、でそのHDLか作られる回路を想像する・・・
便利になるかもしれないけど出来上がった回路に不具合が
見つかった時、Cのソース迄戻ると論理合成によって回路が
どう変わるか想像できないからASICなら製造のTATが長そう。
- 83 名前：デフォルトの名無しさん mailto:sage [03/04/10 23:42]
- ML→C： 結局C知らん駄目ぽ
C→RTL： 結局RTL知ら(略)
RT(略)
- 84 名前：デフォルトの名無しさん [03/04/11 00:09]
- >78
禿同
敷居が低くなっているのは確か。やたら速いもんでなければなんとかなっちまう。
危機感を感じた漏れは転職しますた。
- 85 名前：デフォルトの名無しさん mailto:sage [03/04/11 12:56]
- >>82
FPGAならTATもそんなかかんない.
>>83
何でMLから始まる?
>>84
転職して何なった? ソフト屋?
ハード知ってるソフト屋は重宝がられるだろうけど、...
- 86 名前：デフォルトの名無しさん mailto:sage [03/04/11 13:23]
- >>85
FPGAだけで開発が終わるならそれで良いよ。論合成毎に
結果が全く違っても何の支障もないしな。
ま、合成、配置後み見つかった不具合をソースレベルまで
フィードバックする作業は言語設計には付き物の問題点
だしな。
で最近FPGAの普及のお陰で勘違いプログラマーが増えて困る。
マジで。
それがシステムCの所為で更に進むと思うと鬱だ。
- 87 名前：デフォルトの名無しさん mailto:sage [03/04/11 17:37]
- アセンブラの手放せないプログラマが如き見解かも…
- 88 名前：デフォルトの名無しさん mailto:sage [03/04/11 21:15]
- >>87
でもそう言うエンジニアは必ず必要だからね。
ROM化した後でバグ発見マスクはもう発注済み的な
苦しさを体験した事無いだろ君。
- 89 名前：デフォルトの名無しさん mailto:sage [03/04/11 23:42]
- クラス図作れば終了ですが何か？
…そんな時代来るのイヤン（´д｀）
- 90 名前：デフォルトの名無しさん mailto:sage [03/04/12 08:30]
- 少なくともそういうこと言う奴は、近いうちに出てきそうだが…
- 91 名前：84 [03/04/12 10:55]
- >85
装置屋かな。とある装置を開発する為に必要なことをする、ってとこか。
仕様を作るのが主な仕事なので、少なくとも自分でゴリゴリHDLを書くってのはもう無さそう。
>86,88
でも、全員がそんなことまで判らなくてもなんとかなる時代なんだよな。
ゲート換算で数百万ぐらいのチップが10mm角未満になってるのを見ると、小手先の技巧で時間
かけてるのは意味無いと思うよ。
CADでゲート置いてた頃が凄く懐かしいよ。戻りたくないけど。
- 92 名前：デフォルトの名無しさん mailto:sage [03/04/12 10:55]
- >アセンブラの手放せないプログラマが如き見解かも…
はぁ？
>クラス図作れば終了ですが何か？
状態遷移図からHDL吐くツールは既にある
- 93 名前：デフォルトの名無しさん mailto:sage [03/04/12 13:38]
- >>91
その程度だから転職って事になるんだよ。
納得した。
- 94 名前：デフォルトの名無しさん mailto:sage [03/04/12 14:05]
- 大手みたいに「ここだけ」って仕事を切れるような会社は良いけど
中小みたいに殆どの作業に顔を出さないと行けないと大変だよ。
- 95 名前：89 mailto:sage [03/04/12 22:00]
- >>92
>>状態遷移図からHDL吐くツールは既にある
うい。以前教育受けたですよ。
まあ、面白かったけどね…。
- 96 名前：デフォルトの名無しさん mailto:sage [03/04/12 23:43]
- 物作りをなめた奴が、これからはHDLだ、とか言って導入に失敗した
例をリアルに見た事があるから、Cが色んな意味で問題解決のための
手段でしか無いと言う事を認識しないとやっぱり失敗するんだろうな。
- 97 名前：デフォルトの名無しさん mailto:sage [03/04/14 17:32]
- 静かになったと思ったら、機械板のスレに移ってたのね
【always】Verilog&VHDLスレ【process】
science.2ch.net/test/read.cgi/kikai/1018861117/788-
残念だが VHDL の時代は終わったらしい
- 98 名前：デフォルトの名無しさん mailto:sage [03/04/14 22:14]
- >>97
ま自然終息だろうな。当分無くならんだろうが。
- 99 名前：デフォルトの名無しさん mailto:sage [03/04/15 10:34]
- VHDLなくならないでしょ
- 100 名前：デフォルトの名無しさん [03/04/15 20:25]
- >94
スキルは中小の方が身に付くぞ。
大手で「ここだけ」って仕事してたのがリーダーになって、とんでもないことに
なりかけたのを見たことがある。
- 101 名前：デフォルトの名無しさん mailto:sage [03/04/15 21:07]
- >>100
案外その手の失敗は、ありますよ。
うちの場合外注として大手を使って失敗する例の大半がそれかも。
- 102 名前：54 mailto:sage [03/04/15 21:08]
- LSI業界って一番おいしいのがEDA屋だろうなー
オラも論理合成とかシミュレーター作りたいけど
Synopsysにはかなわないなー。
- 103 名前：デフォルトの名無しさん mailto:sage [03/04/15 22:03]
- じきにフリーで高性能なシミュレータが出てきてメシの喰いあげになるさ
- 104 名前：デフォルトの名無しさん mailto:sage [03/04/15 22:13]
- >>103
あり得ないとは言わないが、でも残念ながら現実はコンパイラも
有料の物の方が優れているからね。
バグ、出来上がってきた物の品質を考えると優秀でもフリーの
物は使えないと思われ。
- 105 名前：デフォルトの名無しさん [03/04/16 12:53]
- >>104
品質保証はEDA屋でなくユーザ（LSIデザイナー）がやる
⇒ オープンソース、フリーソフトの品質と同じ議論になる
日本のLSI業界は各LSIメーカが自前で設計開発ツールそろえて品質まで面倒見ようとして破綻してるよね
PCソフトと同じ様な構図では
PCソフトほど市場が大きくはないって事が違うかも
- 106 名前：デフォルトの名無しさん [03/04/16 21:17]
- >104
そこらへんも SystemC に期待する理由の一つなんだが。
シミュレータのライセンス気にせんですむし。
- 107 名前：デフォルトの名無しさん mailto:sage [03/04/17 12:45]
- SystemC ってシノプシスの仕掛けた木馬では?
ってゆー噺がシム板スレ↓の20あたりに書いてある
science.2ch.net/test/read.cgi/sim/981553632/
- 108 名前：デフォルトの名無しさん mailto:sage [03/04/17 13:39]
- >>107
まー業界を知ってる人なら一度は考える与太話でしょう。
信憑性は、無いとは言わないってレベル。
- 109 名前：山崎渉 mailto:（＾＾） [03/04/17 15:17]
- （＾＾）
- 110 名前：デフォルトの名無しさん mailto:sage [03/04/17 17:12]
- 俺なんでこのスレ読んでるんだろ…
秋まで通信屋さんだったはずなのに……
- 111 名前：デフォルトの名無しさん [03/04/17 18:57]
- 嵐で下がってしまったので、あげついでにオープンなＥＤＡのリンクをいくつか
GPL'd suite of EDA www.inblue.com/gEDA/
Open SystemC Initiative www.systemc.org/
SpecC Technology Open Consortium www.specc.gr.jp/
- 112 名前：デフォルトの名無しさん mailto:sage [03/04/17 21:56]
- >>68 何でCなのかな？ってそらユーザ数が多いからに決まってンべ
ユーザ数で決めんなら、やっぱCOBOLでは? (w
…とか訊いてみるテスト
- 113 名前：デフォルトの名無しさん mailto:sage [03/04/19 22:17]
- HDLによるVLSI設計―VerilogHDLとVHDLによるCPU設計 深山 正幸 (著)
www.amazon.co.jp/exec/obidos/ASIN/4320120272/ref=pd_huc_qp_3_2/249-3151885-9144358
アマゾンにお薦めされたんだけど(笑)
これ読んだ人います？どんなもんでしょ？
- 114 名前：デフォルトの名無しさん mailto:sage [03/04/20 01:55]
- >>113
この時期にはこの手の入門書はよく売れる。
そんだけ。
立ち読みせい。
- 115 名前：山崎渉 mailto:（＾＾）sage [03/04/20 03:15]
- ∧＿∧
（ ＾＾ ）＜ ぬるぽ（＾＾）
- 116 名前：デフォルトの名無しさん [03/04/30 12:56]
- >>114
何故「この時期」？
すごいCPU作るんだ！と意気揚々な新人さんがイパーイだから？
で、しばらくすると理想と現実の差に気づいて意欲喪失？
- 117 名前：デフォルトの名無しさん mailto:sage [03/04/30 15:25]
- >>116
> で、しばらくすると理想と現実の差に気づいて意欲喪失？
その程度の新人は大成出来ないだろうな。
夢見がちなのはもっと困るが。（ｗ
- 118 名前：デフォルトの名無しさん mailto:sage [03/04/30 20:45]
- 大成できなくても、新人は >>113 の本の売れ行きに貢献する…
のは口惜しいから >>114 は立ち読みを薦める。
- 119 名前：デフォルトの名無しさん mailto:sage [03/05/02 16:31]
- >>118
出版社の方ですか？（ｗ
もう少し知的な事を言いましょう。
- 120 名前：デフォルトの名無しさん mailto:sage [03/05/11 04:56]
- 誰かフリーのシミュレータ作ってよ。
下手なもの作るよりよっぽど有名になれるよ。
- 121 名前：デフォルトの名無しさん mailto:sage [03/05/11 18:56]
- 論理シミュレータなら、sourceforge.net あたりさがすと
いくつか出てくるが、物理シミュレータとなったら、
データシートだけで作れるようなシロモノじゃないからのう。
- 122 名前：山崎渉 mailto:（＾＾） [03/05/28 13:11]
- ∧＿∧
ﾋﾟｭ.ｰ ( ＾＾ ） ＜これからも僕を応援して下さいね（＾＾）。
＝〔~∪￣￣〕
＝ ◎――◎ 山崎渉
- 123 名前：デフォルトの名無しさん mailto:age [03/06/22 23:27]
- 少なくともそういうこと言う奴は、近いうちに出てきそうだが…
- 124 名前：デフォルトの名無しさん mailto:sage [03/06/23 00:09]
- SystemCって無料で遊べるらしいな。
論理シミューレータもついてるのかいな？
- 125 名前：デフォルトの名無しさん [03/07/11 23:00]
- VHDL じゃなくて Verilog-HDL なんだけど、質問して良い？
今日はじめてVerilog-HDL 習ったんだけど、
計算精度が良くわからんので、以下の結果と解説きぼんぬ。
wire [3:0] a1, a2, a3, a4, a5, a6;
assign a1 = 3'b100 + 3'b100;
assign a2 = (4'b1000 + 4'b1000) >> 1;
assign a3 = 5'b10000 >> 1;
assign a4 = 4'b1111 << 16 >> 16;
assign a5 = 4'b1111 << 16 >> 16 ^ 16;
assign a6 = 4'b1111 << 32 >> 32 ^ 32;
- 126 名前：デフォルトの名無しさん mailto:sage [03/07/11 23:13]
- >>125
自分で合成すりゃわかるだろ
解説だけしてみる
a1 a2) 加算は暗黙のキャリーが最上位に足されるのでビット数が1つ増える。
a2 a3) ビットの拡張は暗黙的に行われるが縮約は行われない。
a4 a5 a6) ﾏﾝﾄﾞｸｾ
- 127 名前：デフォルトの名無しさん [03/07/11 23:23]
- >>126
結果はわかるんだが、理由がわからんのだよ。
なぜ a4 と a5 が異なるのか。
なぜ a5 と a6 が異なるのか。
...
- 128 名前：山崎 渉 mailto:（＾＾） [03/07/15 09:55]
-
__∧＿∧_
|（ ＾＾ ）| ＜寝るぽ（＾＾）
|＼⌒⌒⌒＼
＼ |⌒⌒⌒~| 山崎渉
~￣￣￣￣
- 129 名前：デフォルトの名無しさん mailto:age [03/07/24 19:12]
- |-`).衆(・・・・・・・・・)
- 130 名前：デフォルトの名無しさん mailto:sage [03/07/24 19:13]
- ieeeって小文字で書くとなんかまぬけだなぁ。
- 131 名前：論理合成可能なBASIC [03/07/24 22:34]
- >102
諦めるんじゃねー。
作るんだよ。作ってStallman様に献上して、GNU logical simulator
の名を、栄誉を受けるんだ。そして、EDAベンダ「概要」「拍子」の
ビジネス基盤を・・・。
そしてキミは半導体産業の救世主となる。
怒った「概要」「拍子」連合はゴルゴ13を雇うこと必至。
そこからがキミの本当の戦いだ。
- 132 名前：山崎 渉 mailto:（＾＾）sage [03/08/02 02:22]
- （＾＾）
- 133 名前：デフォルトの名無しさん [03/08/15 14:12]
- >>80
おそらく、日経の記事自体は外国（アメリカ？）人が書いているんですよね。
要は、悪質なＥＤＡベンダかＩＰベンダ、コンサルタントとが自らの収益を上げるために、
プログラミングの世界から回路設計の世界へ人を誘導して、回路の事を知らない人間
から金を巻き上げるために意図的に書いている原稿でしょう。
金をつぎ込んだ利用者は一応開発は成功するが、利益はベンダに持って行かれて、
また、巻き込まれて怪我をする人間も大勢出る。でも、悪質なベンダは自分さえ儲かれば
良い。
まあ、自衛できずに騙される人間も悪いかもしれないが、この辺りの事情は知っている筈なのに、
それを誌面に掲載して、この業界を混乱させる片棒を担いでいる日経は×。悪質な記事は掲載
してはいけない。だってこれって詐欺の幇助に近くない？しかも公の雑誌で。
- 134 名前：デフォルトの名無しさん mailto:sage [03/08/15 14:33]
- >>133
日経とは消費を煽るためだけの媒体だから問題ないんでしょ。
問題なのはあんなものに書かれたことを鵜呑みにしてしまう
おめでたいひとの頭の方。
- 135 名前：山崎 渉 mailto:（＾＾） [03/08/15 15:10]
- (⌒V⌒)
│ ＾ ＾ │＜これからも僕を応援して下さいね（＾＾）。
⊂| |つ
（＿）（＿） 山崎パン
- 136 名前：デフォルトの名無しさん [03/08/16 18:11]
- 保守
- 137 名前：デフォルトの名無しさん [03/08/17 23:53]
- 実際の所、ソフト屋あがりのHDL使いって、
どんな目的の、どれくらいのゲート数の回路を設計してるの？
- 138 名前：デフォルトの名無しさん mailto:sage [03/08/18 00:21]
- >>137
ただのアルゴリズム検証ではないかな？
正直、ソフト上がりが使い物になるレベルに達するには
相当時間がかかるよ。
- 139 名前：デフォルトの名無しさん [03/08/18 01:05]
- >>138
最近は、ゲートレベルまでは突っ込んでできるほど、回路規模が小さくないから、
みんなRTLだと聞いているけど、それでも、ソフトあがりは出番なしかな？
- 140 名前：デフォルトの名無しさん mailto:sage [03/08/18 01:32]
- >>139
RTLを書こうとするとかなりハードに精通してる必要がある。
ゲートレベルとRTLでは比較にならないが、そもそもゲートレベルを
表現するためにHDLが存在するわけではない。
- 141 名前：デフォルトの名無しさん mailto:sage [03/08/19 01:33]
- >>137
本業ソフト屋(いや、すでに鯖屋だな…)で
日曜工作でVerilogいじって遊んでます。
CQのStratix EP1S10 基板使って遊んでますが
面積いっぱいいっぱいでそれでも内部160MHzで回ってます。
つーかバス速度が10MHzそこらの時代に基板起こしたことがありますが(w
漏れ思うに、やっぱりデバイスの知識がない人間が書いた
論理はｳﾝｺだと思うわ。
Verilogはすれ違いなのでsage
- 142 名前：デフォルトの名無しさん mailto:sage [03/08/19 03:14]
- >>141
Verilogは、ｃに近いからソフト屋には馴染みやすいかもね。
次はシステムｃの時代だろうからもっとやりやすくなるだろう。
でも、やっぱりハードをある程度解ってないと（以下略
- 143 名前：デフォルトの名無しさん [03/08/19 05:13]
- ハードに精通していると言えるのは、どの程度のことを知ってないといけないの？
- 144 名前：デフォルトの名無しさん mailto:sage [03/08/19 09:13]
- >>141
具体的になに作ってるんだい？興味ありあり。
教えてクレクレ
- 145 名前：デフォルトの名無しさん mailto:sage [03/08/19 12:39]
- >>143
RTLとは何かとか、クロックとデータの関係を理解している必要が
あるだろうね。
- 146 名前：デフォルトの名無しさん mailto:sage [03/08/19 21:41]
- RTLレベルの言語設計やっていると、ビヘイビアレベルの言語設計で
どこまでできるのか、興味あり、冗長回路ができそうな、複雑な気分。
- 147 名前：教えて訓 mailto:sage [03/08/20 12:51]
- ただでVHDLを使えるツールをダウンロードできるサイトを教えてくれ
- 148 名前：デフォルトの名無しさん [03/08/20 13:08]
- >>147
例えば、www.altera.co.jp/ とか？
ここに限らずFPGAのメーカーって、有料の開発ツールのほかに、
無料のバージョンも用意しているみたい。
- 149 名前：デフォルトの名無しさん mailto:sage [03/08/21 00:55]
- また、DesignWaveの付録にCPLD基板が付くみたいだね。
今度はLEDとかも載るようで。
- 150 名前：デフォルトの名無しさん mailto:sage [03/08/21 04:00]
- >>149
来月発売のやつだね。楽しみ。
- 151 名前：148=150 mailto:sage [03/08/21 04:03]
- ところで、148に書いたリンク先で、試しにQuartus II Web Editionを
ダウンロードして、ライセンスキーも入手したんだが・・・
（製品版をアルバイト先で使っているので）
インストールしようとしてダウンロードした .exe ファイルをダブルクリックしても、
ファイル展開中に「×」というマークだけのダイアログが表示されて、
インストーラーが起動しないや。別のフォルダに移動してみたり、いろいろやった
けど、だめ。
- 152 名前：デフォルトの名無しさん mailto:sage [03/08/21 10:27]
- >>151
まさかW98とかWMEに挿れようとしてるんぢゃねーだろな??
ｳｿｺｰ
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