暇だからVHDLでも書こうかな

1 名前：デフォルトの名無しさん [03/01/30 01:35] library ieee; use ieee.std_logic_1164.all; もしかして板違い？ 263 名前：あげ [2005/07/08(金) 05:42:53 ] >>260 SystemCは完全に破綻しました。 でもさ、論理順序回路を高級言語で記述するってゆー考え方は間違ってないと思うんだが、 手続き型言語がそれに向いているのかどうか、むしろ関数型（functional: 機能的）言語の方が イイのでは？…という様な事を考えてみないか＞プ板の皆の衆! 264 名前：デフォルトの名無しさん mailto:sage [2005/07/08(金) 08:43:09 ] >>263 関数型言語は絶対に向いてないな。 ハードウェアって再起呼び出しできないし。 っていうか、HDL の類でも、レジスタ間の結線の仕方とかを記述する部分は 手続き型で書くのが一般的だし、実際それがベストだと思う。 ハードウェア記述する上で、手続き型言語に足りてない部分は、 モジュール記述の仕方と、ビット幅指定、並列化構文かな。 モジュールの記述はオブジェクト指向言語の、interface, class 的な構文、 ビット幅指定は C++ のテンプレートみたいな感じ、 （実際、↑の2つはSpecCとかではそういう文法になってるし） 並列化構文は、Cωの奴みたいなのがあって欲しいかも。 Cωの並列化構文は、↓の Cω Concurrency に概要説明あり。 research.microsoft.com/Comega/doc/comega_whatis.htm 265 名前：デフォルトの名無しさん mailto:sage [2005/07/08(金) 21:53:15 ] Ｃだって再帰は書けるし、プログラムの記述とそれをコンパイルした結果の回路とが きれいに対応している必要性は、高級言語なんだから必ずしも無い。 既存のHDLはFPLを知らない人達が考えたものだろうから、手続き的に書く様になっているんじゃないのかな？ もちろん、ソフトの世界には無い様なアナログ的な問題がハードにはたくさんあって、 そう簡単に使い物になるとは思わないけど、可能性を考えてみるのは面白いと思う。 実用指向の議論は、シミュ板か電子板でやればいいし。 266 名前：265 mailto:sage [2005/07/08(金) 22:12:32 ] ↑のFPLは Functional Programming Language です。 Field Programmable Logic ではありませんので、念の為。 267 名前：デフォルトの名無しさん mailto:sage [2005/07/08(金) 22:35:31 ] >>265 いやー、ソフトの世界でも未来が薄いもんにハードの世界での活躍は期待できないと思うよ。 関数型言語もHDLも両方触ったことあるけど、両者の親和性が高いと思ったことは1度もない。 あとさ、HDLはFPLを知らない人たちが考えたという発想がまずなんかおかしい気がする。 関数型言語は、 LISPの開発開始が1958年、COMMON LISP ができたのすら1980年。 Scheme はできたのは1975年。 Haskell でようやく1987年。 一方、HDL は、 VHDL は ADA (1980年誕生)を見本にしていて、1985年に成立。 Verilog-HDL はさらに遅くて、1989年。 関数型言語を知らないってことはないと思う。 268 名前：デフォルトの名無しさん mailto:sage [2005/07/09(土) 01:37:14 ] ぐぐったら、こんなの発見しますた; The Lava Homepage ttp://www.cs.chalmers.se/~koen/Lava/ Lava is a hardware description language based upon the functional programming language Haskell. 269 名前：デフォルトの名無しさん mailto:sage [2005/07/17(日) 19:39:41 ] ム板にもあったんだ 270 名前：デフォルトの名無しさん mailto:sage [2005/08/30(火) 10:14:40 ] VHDLにおいて。以下の分を１個のレジスタで済ませるには場合にはどうすればいいんですか？ シフトレジスタだとレジスタ３つ分になりますよね・・。そうではなくて、１クロックで SINの信号がREG1〜REG３を通り、SOUTになるようにってできるんですか？意味的にはSOUT<=SINになりますが。。 　process(CLK) if(CLK'event and CLK='1') then REG1 <= SIN; REG2 <= REG1; REG3 <= REG2; SOUT <= REG3; end else; end process; 271 名前：デフォルトの名無しさん mailto:sage [2005/08/30(火) 21:46:59 ] 作りたい回路の回路図を書いてみろ。 272 名前：デフォルトの名無しさん [2005/09/04(日) 20:32:42 ] vhdlで、ランダムって発生できます？ かなりムズイんですが・・・ 273 名前：デフォルトの名無しさん mailto:sage [2005/09/04(日) 20:40:00 ] ソフトでできるのと同様のものなら発生できる。 274 名前：デフォルトの名無しさん mailto:sage [2005/11/26(土) 11:58:35 ] てすと 275 名前：デフォルトの名無しさん mailto:sage [2006/03/22(水) 16:23:27 ] 【Verilog】記述言語で論理設計 Project3【VHDL】/ science4.2ch.net/test/read.cgi/denki/1123173110/l50 276 名前：デフォルトの名無しさん mailto:sage [2006/03/22(水) 23:47:24 ] >>270 process(CLK) 　variable REG1,REG2,REG3 : std_logic; begin 　if(CLK'event and CLK='1') then 　 　REG1 := SIN; 　 　REG2 := REG1; 　 　REG3 := REG2; 　 　SOUT <= REG3; 　end if; end process; REG1〜3をなんに使うかは知らないがｗ 277 名前：デフォルトの名無しさん mailto:sage [2006/03/22(水) 23:57:54 ] Cでいえば、さしずめ int function(int *sin){ 　int* reg1; 　int* reg2; 　int* reg3; 　reg1 = sin; 　reg2 = reg1; 　reg3 = reg2; 　return *reg3; // SOUT } といったところか。 278 名前：デフォルトの名無しさん [2006/03/23(木) 10:39:52 ] ｈｓ 279 名前：デフォルトの名無しさん mailto:sage [2006/05/24(水) 10:03:32 ] VHDLの開発環境がフリーで手に入るとこないですか？ 機能制限でフリーであったって話を聞いたんですけど 見つからなくて・・ 280 名前：デフォルトの名無しさん mailto:sage [2006/05/24(水) 10:13:42 ] Verilogのシムならぐぐればあるのだが シムじゃなくて無償ツールなら、寺とか罪のサイト逝け ていうか電気板の方が反応よいと思われ 281 名前：デフォルトの名無しさん mailto:sage [2006/05/24(水) 23:02:13 ] 電気板って軽の話題持ち込んだアホのせいで荒れてるからなぁ 282 名前：デフォルトの名無しさん mailto:sage [2006/05/24(水) 23:03:50 ] 【Verilog】記述言語で論理設計 Project4【VHDL】 science4.2ch.net/test/read.cgi/denki/1143016023/ 【FPGA/CPLDスレ】 XILINX/ALTERA/Lattice/Actel 05 science4.2ch.net/test/read.cgi/denki/1139847266/ こんなとこかな 283 名前：デフォルトの名無しさん [2006/07/18(火) 00:39:48 ] age 284 名前：デフォルトの名無しさん mailto:sage [2006/07/18(火) 01:06:02 ] 暇な人が居ないようですね 285 名前：デフォルトの名無しさん mailto:sage [2006/07/18(火) 01:17:20 ] この話題は電気・電子板なんだよな 286 名前：デフォルトの名無しさん [2006/09/08(金) 22:56:22 ] 複数個のｎビットデータから最小の値のデータを選び出す回路は、 もっとも最速の回路を作ろうと思った場合、どういう考え方（アルゴリズム？）でＨＤＬを記述すれば いいでしょう？ 287 名前：デフォルトの名無しさん [2006/09/09(土) 04:56:47 ] たとえば n=3 のとき 111 110 101 100 011 010 001 000 の中の最小は 000 っていう意味？ 先頭の bit から見て 0 が一番沢山並んでるのが最小でいいような。 288 名前：デフォルトの名無しさん mailto:sage [2006/09/09(土) 07:59:35 ] 複数個のデータがどうやって与えられるかが問題。 ｎｘｍで全部パラレルに入ってくるのか、 ｎbitのパラレルがclock同期で何度か入ってくるのか、 その場合何個目がデータの終わりになるのか等、 条件が不十分すぎると思うよ。 289 名前：デフォルトの名無しさん mailto:sage [2006/09/11(月) 19:38:44 ] >>286 最速と言うからには組み合わせ回路になると思う。 組み合わせ回路なら最速を考えるのは合成ツールの仕事。 適当なアルゴリズムを書けば勝手に合成ツールが考える。 もちろん最初の展開後の回路が莫大過ぎると合成終わんな いので、ほどほどにはしておく必要はある。 290 名前：デフォルトの名無しさん [2006/12/29(金) 06:10:58 ] 1chipMSXが販売開始されたようですが VHDLソース書き換え試したひといる？ 291 名前：デフォルトの名無しさん mailto:sage [2007/04/25(水) 13:45:03 ] あげてもいいかな？ 292 名前：デフォルトの名無しさん mailto:sage [2007/04/25(水) 20:51:25 ] >>290 います 293 名前：デフォルトの名無しさん mailto:sage [2007/05/01(火) 04:42:50 ] あげてもいいかな？ 294 名前：デフォルトの名無しさん mailto:sage [2007/05/01(火) 04:54:47 ] ネタじゃなかったらこちらへ 【Verilog】記述言語で論理設計 Project5【VHDL】 science6.2ch.net/test/read.cgi/denki/1174319964/l50 295 名前：デフォルトの名無しさん mailto:sage [2007/05/01(火) 06:51:27 ] ここじゃだめ？ 296 名前：デフォルトの名無しさん mailto:sage [2007/05/07(月) 04:37:48 ] あげないとたいへんなことになります 297 名前：デフォルトの名無しさん [2007/05/07(月) 04:50:23 ] 298 名前：デフォルトの名無しさん mailto:sage [2007/05/10(木) 21:57:17 ] >>297 GJ！ これでこのスレもしばらく安泰じゃ 299 名前：デフォルトの名無しさん [2007/05/30(水) 14:49:59 ] . 300 名前：デフォルトの名無しさん mailto:sage [2007/06/15(金) 00:10:41 ] ちゃんと内容のあるカキコしろよ： 301 名前：デフォルトの名無しさん mailto:sage [2007/06/15(金) 21:29:16 ] ぐは、折角頑張って書いたのにぜんぶ自動削除された・・・（鬱 302 名前：デフォルトの名無しさん mailto:sage [2007/06/17(日) 19:19:34 ] 自動削除? 303 名前：デフォルトの名無しさん mailto:sage [2007/11/18(日) 14:26:18 ] dfbdfdfdf jfgfgj tutututr mfmmfhf kukutk yeryryrr 304 名前：デフォルトの名無しさん [2007/11/30(金) 21:35:21 ] Verilogのスレは無いの？ 305 名前：デフォルトの名無しさん mailto:sage [2007/11/30(金) 21:37:20 ] aruyo 306 名前：デフォルトの名無しさん [2008/02/17(日) 15:21:29 ] doko? 307 名前：デフォルトの名無しさん mailto:sage [2008/02/18(月) 21:43:47 ] >>306 >>294 308 名前：デフォルトの名無しさん [2008/07/08(火) 19:45:19 ] VHDLが分かる方いませんか？ 309 名前：デフォルトの名無しさん mailto:sage [2008/07/08(火) 23:06:23 ] 【Verilog】記述言語で論理設計 Project6【VHDL】 science6.2ch.net/test/read.cgi/denki/1204914170/l50 荒れてるけどこっちの方がいいべ。 310 名前：デフォルトの名無しさん [2008/07/09(水) 20:06:59 ] ひさびさにみにいったら確かに荒れててわろす 311 名前：デフォルトの名無しさん mailto:sage [2008/07/13(日) 13:23:54 ] ワロスワールドならこっちの方がワロスｗ やねう企画代表者やねうらお（本名・磯崎元洋）が ・ソフトウェアの不正コピーを行っていた ・労働契約上の違反をしていた ・他は不正コピーしていないことを証明しようとしてエロゲーのパッケージを発見し、 　写真に撮ってアップロードしようとした。 d.hatena.ne.jp/pmoky/19000106 やねう企画の裏側（競馬の詐欺ソフトの製作現場） d.hatena.ne.jp/pmoky/20060510 d.hatena.ne.jp/pmoky/20060511 d.hatena.ne.jp/pmoky/20060512 有限会社やねう企画（所在地・大阪府八尾市末広町２−１−２）が計画倒産 www.sia.go.jp/~osaka/zenso/19.09.pdf やねうらおプロフィール 性格：友達から「チンピラ」「ヤクザ」と呼ばれている。前世で殺人鬼だった宿業を背負っているという妄想（自覚）あり。 最終学歴：専門学校卒 主な職歴：有限会社センキ（凌辱系アダルトゲームの製作会社）を経て独立、有限会社やねう企画を設立、２００６年に計画倒産 代表作：『夜這いマニア』『盗撮マニア』『お楽しみＣＤシリーズ』『競馬詐欺ソフト』『ＢＭ９８』 やねうらお語録 >「ワシのほうが潔癖やと思うんやけどな。 >絶対に違法コピーのソフトしか使わんし。 >たとえば強盗に入ったときに、ちょっとかわいそうになって >十万円だけ残してったら、おかしいやろ？ >自分の『強盗する』という意思に対して矛盾やろ？ >だからワシは、一個も買ったソフトを使ったことがない！！」 312 名前：デフォルトの名無しさん mailto:sage [2008/07/13(日) 14:44:57 ] コピペ乙 313 名前：デフォルトの名無しさん mailto:sage [2008/07/22(火) 01:31:17 ] 今世紀最大の正真正銘のキチガイ弓月城太郎(>>311)にやねうらおは絡まれている。 弓月城太郎は正真正銘のキチガイ 【自作自演】弓月城太郎氏に関するまとめ【神秘体験】 d.hatena.ne.jp/yaneurao/20080619 314 名前：デフォルトの名無しさん mailto:sage [2008/07/22(火) 01:32:19 ] >>311 今世紀最大の正真正銘のキチガイ弓月城太郎(>>311)にやねうらおは絡まれている。 弓月城太郎は正真正銘のキチガイ 【自作自演】弓月城太郎氏に関するまとめ【神秘体験】 d.hatena.ne.jp/yaneurao/20080619 315 名前：デフォルトの名無しさん [2008/10/02(木) 07:26:11 ] 保守 316 名前：暇だから来てみた ◆TampgQ3z9g mailto:sage [2008/10/04(土) 00:46:06 ] 保守 ・・・・まだあったのか

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