- 270 名前：デフォルトの名無しさん mailto:sage [2005/08/30(火) 10:14:40 ]
- VHDLにおいて。以下の分を１個のレジスタで済ませるには場合にはどうすればいいんですか？
シフトレジスタだとレジスタ３つ分になりますよね・・。そうではなくて、１クロックで
SINの信号がREG1〜REG３を通り、SOUTになるようにってできるんですか？意味的にはSOUT<=SINになりますが。。
process(CLK)
if(CLK'event and CLK='1') then
REG1 <= SIN;
REG2 <= REG1;
REG3 <= REG2;
SOUT <= REG3;
end else;
end process;
