【Verilog】 記述言語で論理設計Project14 【VHDL】

1 名前：774ワット発電中さん [2016/08/08(月) 08:14:48.93 ID:Lhv7D4dX.net] HDLの処理系も、それを実際に動かすシミュレータ・評価基板も、 安価で入手できるようになってきました。 このスレが目に入ったお嬢さん! HDLで何か作って遊んでみませんか。 日曜工作のHDL書き、学生さん、プロの方、主婦の方、カキコお待ちしております。 関連情報は >2-10 あたり。 入れ食いキーワード ・Nios、MicroBraze ・Artix-7、Kintex-7、Virtex-7、ハードコアCPU内蔵 Zynq-7000 前スレ (直近スレのみ) 2012/11/03〜 【Verilog】 記述言語で論理設計Project12 【VHDL】 uni.2ch.net/test/read.cgi/denki/1351913871/ 2011/12/07〜 Project11 uni.2ch.net/test/read.cgi/denki/1323187568/ 2010/09/17〜 Project10 kamome.2ch.net/test/read.cgi/denki/1284652343/ ※前スレ rio2016.2ch.net/test/read.cgi/denki/1394091422/ 624 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/08(水) 08:17:13.53 ID:sL4rsrET.net] >>598 ソニーですら出してくれないよ。お前バカなの死ぬの？ 625 名前：774ワット発電中さん [2017/03/08(水) 08:20:39.27 ID:TScuv8dk.net] 嘘つくな。新規参入を警戒してるな。ｗ 626 名前：774ワット発電中さん [2017/03/08(水) 08:31:48.14 ID:TScuv8dk.net] 月120万か。まあまあだな。心配すんな。俺はFPGAはメインではやらない。 効率悪すぎだ。 かりに1人月６０万で「お安いですよ、でへへへへ」と受けて、半月で完成すれば いいだけだものな。しかし今の俺だと半年くらいかかりそうだから、人月10万に しかならない。 627 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/08(水) 09:25:12.99 ID:bi2l4qJR.net] >>601 お前の態度が悪いから、お前の場合は120万円。 ルネ○スの場合は160万円。 一般的には80万円。 月額 嫌なら自分でやれや。このﾎﾞｹ。 628 名前：774ワット発電中さん mailto:sage [2017/03/08(水) 09:41:10.47 ID:zEw+C8bu.net] 上に、いっぱい書いてあるだろ 読めないのか？　糞チョン 629 名前：774ワット発電中さん [2017/03/08(水) 12:19:32.30 ID:TScuv8dk.net] 山のようにでていたワーニングが全くでなくなった。全部グリーン文字だ。 で今コンパイルしたら青で「ネットがつながってません」ってのが出たので確認したら 確かにつながっていなかった。 弄ってるうちにどっかの設定を触ったのだろうか？　こんなに急激に腕が上がるとは かんがえられない。ｗ 630 名前：774ワット発電中さん [2017/03/08(水) 15:40:24.21 ID:GoxodW4M.net] https://goo.gl/Nximd0 これ本当？？ 普通にショックだね。。 631 名前：774ワット発電中さん mailto:sage [2017/03/08(水) 17:07:08.16 ID:Sg0N7z+w.net] >>605 グロ注意 632 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/08(水) 21:13:58.43 ID:sL4rsrET.net] 工業高校とか、工業大学で道徳でも教えた方が良いんじゃなかろうか。 業種変えても、自分が変わらないとムリだからw 633 名前：774ワット発電中さん [2017/03/09(木) 02:33:16.32 ID:CVBAvCSj.net] >607 そうだよ。arisaもそういう工業高校に行きなさい。 634 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/09(木) 03:11:34.95 ID:8nfEuhIG.net] >>608 治外法権で自由な、国立東京工業大学工学部附属工業高等学校に行ってた。 道徳は、同級生から習ったなぁ。 学校のCanBeに、自作のウイルスを置いておいて。オレ様が地雷を踏んだら、お前が悪いと言い出して、裏で「実験は成功した」とか書いてて暗号化したつもりの文章を、破ったりいろいろ遊んでたけど。 verilogバカにするなら、時代をさかのぼってリレーでFFつくったり。-24VのPNPトランジスタでFFつくったりして、CPUがつくられる前の時代を追いかけてみたらいいんじゃないかな。 後者は電卓技術教科書 シャープさんが書いてるし。 そのあとに、嶋正利さんの 635 名前：4004/8086/Z80だけど。 温故知新すると。ああ人間って以外とバカなんだなぁと気づく。 そこに気づけるか否かだよ。気づかない人は、平気で土足で荒らして、言いたいことを言って逃げる。 今私が大手電機メーカーに突きつけているようにね。 [] [ここ壊れてます] 636 名前：774ワット発電中さん [2017/03/09(木) 03:32:08.12 ID:dz1ziU/v.net] なげぇ自己紹介だな 637 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/09(木) 03:41:48.99 ID:8nfEuhIG.net] >>610 バッファ足りないなら増設すれば。 638 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/09(木) 03:46:14.66 ID:8nfEuhIG.net] 増設したところで、FIFOのALMOST_FULLフラグが立ったら捨てるしかないしな。 捨ててもいい分野とそうでない分野があるので、 使い分けるのは、設計者の自由なのでそういう仕様書と設計書をフリーダムに書けばOK 書けなかったり、描けない奴は、能無しだ。 639 名前：774ワット発電中さん [2017/03/09(木) 09:01:27.67 ID:CVBAvCSj.net] ちなみにSygnalTapIIのメモリー確保が厳しいのだが外部にメモリーつけて信号サンプル した信号を出して観測する方法とかないか？ ５１２サンプルしか確保できないので５００K（１０００倍）ぐらいをサンプルしたい。 うまくSygnalTapIIの設定と連携する方法はないだろうか？ 640 名前：774ワット発電中さん mailto:sage [2017/03/09(木) 09:20:41.55 ID:blmEo8X3.net] >>609 でも東工大には入れなかったんだね。 641 名前：774ワット発電中さん mailto:sage [2017/03/09(木) 11:45:10.26 ID:m4sIxwWh.net] >リレーでFF って、どういう接続にすればいいんでしょうか。 レーシングしてしまうような気がする 642 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/09(木) 12:06:16.48 ID:lX1kOWlp.net] >>614 入学式と卒業式と、 3人の会社の時に准教授の産学共同研究して学食おごってもらったけど。 東工大に入っているね。燕 643 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/09(木) 13:37:53.85 ID:ABTyTAGX.net] >>613 ないよ 644 名前：774ワット発電中さん mailto:sage [2017/03/09(木) 19:25:50.25 ID:zeG44m/Y.net] >>617 やっぱりな 645 名前：774ワット発電中さん [2017/03/09(木) 21:22:07.11 ID:CVBAvCSj.net] >617 直ぐに諦めるだろ。そういうところが駄目なのよ。 俺は方法を見つけたぜ。 646 名前：774ワット発電中さん mailto:sage [2017/03/09(木) 22:22:15.84 ID:blmEo8X3.net] 外に信号出すならロジアナでいいと思う。 647 名前：774ワット発電中さん mailto:sage [2017/03/09(木) 23:39:24.48 ID:fNFhmZrr.net] >>615 リレー回路をやってなかったので詳しくはないんだが、昔のクロスバ交換 機ではワイヤスプリングリレーというのが使われていた。 このリレーはEBM接点(Early Break Make,3点接触あり)とかEMB接点(Eealy Make Break,3点接触なし)とか接点の動作タイミングがきちんと規定され ていて、ダイヤルパルスのカウントをやったりしていた。 こういうリレーを使えばうまくいくのではないかな。 648 名前：774ワット発電中さん mailto:sage [2017/03/10(金) 01:28:08.83 ID:InbanSxy.net] リレーでも、NANDかNORができさえすればFFもできるでしょ 649 名前：774ワット発電中さん [2017/03/10(金) 03:55:47.12 ID:Rg1UHDg9.net] >620 ロジアナは不要だ。さあどうやってやる？ｗ 650 名前：774ワット発電中さん mailto:sage [2017/03/10(金) 04:29:39.85 ID:O1PEmB+1.net] お前が使わないで余ってるロジアナを俺は使う 651 名前：774ワット発電中さん [2017/03/10(金) 05:03:36.81 ID:Rg1UHDg9.net] お前が使わない頭を使え 652 名前：774ワット発電中さん mailto:sage [2017/03/10(金) 07:45:43.80 ID:mWyuIO1l.net] >>623 持ってないなら買えよ。 653 名前：774ワット発電中さん mailto:age [2017/03/10(金) 13:57:48.27 ID:uNUhqGvg.net] >>623 チップスコープ 654 名前：774ワット発電中さん [2017/03/11(土) 08:09:11.21 ID:nu/rVLNU.net] FPGAではいかにしてデバッグするかというのがとても大事だ。特にRTLレベルで完全に 問題を潰しておくことが重要なのだが、RTLレベルで完全にやっていても 実機になると、見落としがあったりしてある程度の変更はでてくる。その場合には RTLに戻って再度デバッグを 655 名前：したりはしないでそのままコードを書いて追加していく。 そういう時に思わぬコードミスが発生する。 　このような場合に通常のソフト開発にありがちなアジャイルな方法、方法という よりはこのような精神、つまりは「とにかくやってみて、、、」というような精神態度 ではドンドンミスが発生する。 　なぜならVerilogは文法も稚拙だがコンパイラのできが非常に悪いので一般的な コンパイラが発見してくれるようなミスが潜り込んでしまうからだ。 　追加の場合には、うろ覚えで追加することは絶対に避ける。１００％確実な コードのみを追加する。もし少しでも文法やコードに自信がないなら、動作している コード例と比較して確実に動作するコードを書くようにして憶測でコードを追加しない ことが重要だ。 [] [ここ壊れてます] 656 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 08:19:20.49 ID:jAldiWjH.net] ならVHDL使えよ。 657 名前：774ワット発電中さん [2017/03/11(土) 08:53:06.39 ID:nu/rVLNU.net] VHDLでもバグは同じレベルであるんじゃない？ 658 名前：774ワット発電中さん [2017/03/11(土) 08:55:07.28 ID:nu/rVLNU.net] 糞ツール二つもおぼえらるかよ。ｗ 659 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 09:34:44.67 ID:jAldiWjH.net] >なぜならVerilogは文法も稚拙だがコンパイラのできが非常に悪いので って自分でかいてるだろ。 少なくともVHDLのほうが厳密に書けるんだからさ。 コンパイラ(って合成ツールのことだよね？)は何使ってるの？ 文法チェックならLintツール使えよ。 660 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 10:33:52.78 ID:GxW0KXCV.net] 日本人って合成ツールに頼りすぎなんだよね。 661 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 12:16:36.12 ID:bG0b7468.net] 合成ツールを使わない変人ばかりの国があるの？ 662 名前：774ワット発電中さん [2017/03/11(土) 12:51:01.77 ID:l25Ek4/z.net] VerilogのLintってあるんか？ 663 名前：774ワット発電中さん [2017/03/11(土) 12:54:18.60 ID:l25Ek4/z.net] 　教科書を見てて思うんだが、パルスで起動する場合にエッジを取るボケが多いな。 最初から微分しとけや！アフォって思うな。Moduleのなかでいちいち微分する奴は アフォだろ。 664 名前：774ワット発電中さん [2017/03/11(土) 12:55:24.54 ID:l25Ek4/z.net] >632 Primeだけど 665 名前：774ワット発電中さん [2017/03/11(土) 12:58:47.24 ID:l25Ek4/z.net] ＞少なくともVHDLのほうが厳密に書けるんだからさ。 Verilogですら冗長コードがあるのにVHDLとか「なんだよ、この糞っぷりは」 っておもうぞ。冗長コードのウンコの山だろ。ｗ 話にならん。 666 名前：774ワット発電中さん [2017/03/11(土) 13:02:20.72 ID:l25Ek4/z.net] 最近嵌ったのは reg buf[7:0] ; []の位置を間違うんだよな。これはエラーが出ないんだよな。あとスペルミスして ても知らんぷりでエラー出さないんだよな。ｗ 667 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 13:03:04.55 ID:bG0b7468.net] 厳密さと冗長さって全く違う概念 668 名前：774ワット発電中さん [2017/03/11(土) 13:08:10.19 ID:l25Ek4/z.net] SVHDL　：Shit Very Hard Design Ludicrous 669 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 13:11:19.22 ID:6+nzxtFU.net] ソフトは上から下まで凄いいろんな種類があるけど、ハード記述言語はあまり進歩がないねえ 頭も固いのか？ 670 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 13:11:31.18 ID:FOkgUmfr.net] >>639 >>482かな それはそうと default_nettype も検討したら？ 671 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 13:16:15.41 ID:FOkgUmfr.net] >>642 言語もシミュレータもトランスパイラもいろいろあるでしょ 大手がそれを取り込まないから誰も使わないだけで で誰も使わないからコストかけて取り込めない 672 名前：774ワット発電中さん [2017/03/11(土) 13:19:10.66 ID:l25Ek4/z.net] ＞厳密さと冗長さって全く違う概念 コード量が増えるというのはコードノイズが増えるってことだ。だから厳密性が 無茶苦茶劣るということだ。 厳密なものは、シンプルで美しい。間違いが少ないし、当然間違いが入り込みにくい。 したがってVerilogの方が糞でもかなりマシ。 ユークリッドの第五公理でもわかる。この部分だけ美しくない。必然的にここから ユークリッド幾何のボロが出たということだ。 １．任意の一点から他の一点に対して直線を引くこと ２．有限の直線を� 673 名前：A続的にまっすぐ延長すること ３．任意の中心と半径で円を描くこと ４．すべての直角は互いに等しいこと ５．直線が2直線と交わるとき、同じ側の内角の和が2直角より小さい場合、その 2直線が限りなく延長されたとき、内角の和が2直角より小さい側で交わる。 [] [ここ壊れてます] 674 名前：774ワット発電中さん [2017/03/11(土) 13:20:34.84 ID:l25Ek4/z.net] >642 うまいこというなー。感心した。ｗ 675 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 13:21:11.13 ID:FOkgUmfr.net] あとソフトの開発ツールが百花繚乱なのはやっぱりお手軽さが違うよね とりあえずJavaScriptかJVMかllvmに落としておけばなんとかなるみたいな 676 名前：774ワット発電中さん [2017/03/11(土) 13:24:48.76 ID:l25Ek4/z.net] ＞それはそうと default_nettype も検討したら？ 始めて知った。noneにしておいたほうがいいな。 モジュール間接続をしたネットを上位にOUTPUTする場合は頻発するが、名称を wire　宣言をするとOUTPUT名称を変更しないと2重定義でコンパイルエラーになる。 しかし定義を省略すると接続できる。しかし接続できてもバス配線の場合には不具合 が出る。しかしViewerでは正常に配線されていてコンパイラはエラーもワーニングも ださない。(多分） 677 名前：774ワット発電中さん [2017/03/11(土) 14:00:13.17 ID:cKQVGECZ.net] >>640 俺もこの意見に一票 678 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 14:24:31.98 ID:H5Knxuvp.net] signal　宣言一つで　reg or wire　双方への推論を許してる 何処が厳格なんだよ 679 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 15:05:55.65 ID:jAldiWjH.net] >>650 FFになるかwireになるかなんて本来は関係ないはず。 reg だからって必ずしも FF にはならないだろ。 680 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 15:10:47.83 ID:jAldiWjH.net] >>644 トランスパイラ？ ハードの場合、最終的にはedifかGDSだからなぁ。 681 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 18:20:10.70 ID:H5Knxuvp.net] 言うだろうと　思ってたよ reg -> wire は有っても、その逆は無い そもそも、case 分で書いたほうがスッキリするから 敢えて、助長縮退を意図した書き方を許してるだけだ 自称　厳格、それ以外にとり得がない 同じ物を書くと、コード量2〜3倍ぐらいになる 唯々文句言ってるやつよりはマシそうだが 両方やって、比べた上で言えよ 682 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 19:07:28.65 ID:QsrHlVDN.net] えっ？普通両方とも使えるもんじゃないの？ 683 名前：774ワット発電中さん mailto:sage [2017/03/11(土) 19:08:28.70 ID:rfuDjeLz.net] 高位合成言語の覇権って決まった？ 684 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 09:36:40.25 ID:Djtz44Bx.net] おれはやればできるという願望 685 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 09:48:19.81 ID:dCAFLPxG.net] GPUでさえ汎用言語ではダメで、CUDAとかOpenCLが必要なんだから より並列性の高い言語を作らないいかんな。 できればFORTRAN66をベースに。 686 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 12:21:34.94 ID:Bfwgdboe.net] 機械語で書いてそれ実行するハード用意しとこうぜ 687 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 14:28:35.76 ID:dpRAG//J.net] >>657 いいたいことはいろいろあるが 今現在、最もGPUを酷使するアプリはpythonで書かれているという事実がある 688 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 15:55:21.19 ID:SmxcaBUa.net] 最もGPUを酷使するアプリって何だよwww 俺が作った、全ユニットフル稼働のテストツールより酷使するアプリなんてあるか？ 689 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 16:02:17.08 ID:dpRAG//J.net] >>660 お前のアプリは所詮お前のハードでしか動かない。 世界中のGPUが必死に何の計算してるかと言う話だから、 お前のチンケなアプリはの話はどうでも良い 690 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 16:14:45.75 ID:SmxcaBUa.net] 独り言ならここに書くなよwww 691 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 16:17:52.14 ID:SmxcaBUa.net] あ、キャパシの人か 692 名前：774ワット発電中さん mailto:sage [2017/03/12(日) 19:57: ] [ここ壊れてます] 693 名前：33.97 ID:wamYpz0C.net mailto: >>659 コード書けない層ほど中身のないAIに飛びつくから。よってまともな成果は出せないだろう。 [] [ここ壊れてます] 694 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 09:30:10.08 ID:NVSCvOah.net] VHDLをやりもしないで、クソ扱いはｸｿﾜﾛﾀｼﾃﾛ。小一時間草でも植えておけ 695 名前：774ワット発電中さん [2017/03/13(月) 09:50:35.51 ID:TcShF5sa.net] コード比較 -----verilog----- module mod_a ( input clk, input rst_x, input [7:0] i_in, output reg [7:0] o_out ); always @(posedge clk or negedge rst_x) begin if (~rst_x) o_out <= 8'h0; else o_out <= i_in; end endmodule ----- 糞VHDL ----- library IEEE; use IEEE.std_logic_1164.all; entity mod_a is port ( clk : in std_logic; rst_x: in std_logic; i_in : in std_logic_vector(7 downto 0); o_out : out std_logic_vector(7 downto 0) ); end mod_a; architecture rtl of mod_a is signal r_out : std_logic_vector(7 downto 0); begin process (clk, rst_x) begin if (rst_x = '0') then r_out <= (others => '0'); elsif (clk'event and clk = '1') then r_out <= i_in; end if; end process; o_out <= r_out; end rtl; 696 名前：774ワット発電中さん [2017/03/13(月) 09:56:02.03 ID:lnX5PfRP.net] Verilogの方が冗長なのは事実だけど、それだけでVHDLを 否定をしてる人は単にプログラミングに対するセンスが ないんだと思うよ 697 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 10:08:04.19 ID:vtrmK3ql.net] 具体的なコードを明示した上で比較したヤツ それを、抽象的な物言いだけで否定してるヤツ 技術者の端くれなら、具体的な利点を示した上で反論しろよな 698 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 10:34:50.46 ID:NVSCvOah.net] >>668 日本語使えない人に怒っても…… 699 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 10:38:06.98 ID:NVSCvOah.net] 固定小数点演算のかけ算機を、verilogでつくれば、VHDLよりverilogがｸｿなのが理解できるだろ。草植えるのﾏﾀﾞｶﾖ 700 名前：774ワット発電中さん [2017/03/13(月) 10:39:09.41 ID:TcShF5sa.net] 冗長というよりゴミだろ。VHDLとかほぼゴミで埋もれる。 701 名前：774ワット発電中さん [2017/03/13(月) 10:40:34.35 ID:TcShF5sa.net] >670 具体例をあげてみな 702 名前：774ワット発電中さん [2017/03/13(月) 10:42:18.06 ID:TcShF5sa.net] c[16] = a[8] x b[8]; こんなん？ 703 名前：774ワット発電中さん [2017/03/13(月) 10:48:16.16 ID:TcShF5sa.net] 掛け算ならfloatだろうが、intだろうがライブラリを使うだろ。 VHDLのライブラリアクセスがどんだけめんどくさー――――いか。殆どゴミコード。 704 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 11:16:49.46 ID:IBkOjaQd.net] 掛け算くらいツールが合成してくれるよ。 ライブリって何？FPGAの？ 705 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 11:24:52.92 ID:NVSCvOah.net] 何コイツ無職？おまけにサイコパスっぽい。 ひょっとして、元ルネサス？ 706 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 11:31:29.32 ID:NVSCvOah.net] 固定小数点でfloat?ｸｿﾜﾛﾀ 707 名前：774ワット発電中さん [2017/03/13(月) 12:11:10.00 ID:TcShF5sa.net] >675 そうなの？　フロートはレイテンシの調整とかがめんどくさいので使った記憶が あるが、整数は使った記憶がねえよ。記憶に残らんほど簡単ってことか。 708 名前：774ワット発電中さん [2017/03/13(月) 12:12:06.71 ID:TcShF5sa.net] 固定小数点って言葉自体がバカっぽいな。ただの桁合わせのことだろ。W 709 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 12:13:30.74 ID:NVSCvOah.net] 何コイツ無職？おまけにサイコパスっぽい。 ひょっとして、元ルネサス？ 710 名前：774ワット発電中さん [2017/03/13(月) 12:28:23.20 ID:TcShF5sa.net] 画像処理とか実数演算を固定小数点で高速化して自慢したいんだろ。ｗ 馬鹿の典型だな、そんなのがひつようなのは０．０００１％もねえよ。 Floatでやっても高速化できるんだから、Floatのほうがいいんだよ。設計変更での 柔軟性が高いしな。 　馬鹿がいて固定小数点で� 711 名前：�りやがって、一寸変更かけると「できません」っていう。 [] [ここ壊れてます] 712 名前：arisa ◆QaHT6HayjI [2017/03/13(月) 12:44:11.74 ID:NVSCvOah.net] 何コイツ無職？おまけにサイコパスっぽい。 ひょっとして、元ルネサス？ 713 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 12:45:49.62 ID:NVSCvOah.net] 何コイツ無職？おまけにサイコパスっぽい。 ひょっとして、元ルネサスの手配師でしょ。技術的な中身無さそうだし。 714 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 13:39:32.12 ID:I3cC7+xc.net] VHDL推しは一定の理解はするが人格攻撃始めたら賛同者なくなるよ 715 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 13:47:44.70 ID:NVSCvOah.net] >>684 ｽﾏﾝﾅ。ほんままんどくさいんだわ。大手半導体にいるひとたち 716 名前：774ワット発電中さん [2017/03/13(月) 16:37:29.36 ID:bDMDo5rn.net] >>685 何があったん？ 717 名前：arisa ◆QaHT6HayjI mailto:sage [2017/03/13(月) 18:27:39.54 ID:hw9/wQ2q.net] >>686 低賃金で働かせる 718 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 19:49:34.63 ID:9nRDkSeF.net] アリサはルネサスに派遣されて惨めな思いをしたんだろ 719 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 20:44:20.23 ID:j3VzIVSk.net] >>666 行数が短いから言語として優れてるって言いたいのかな？ ハードを記述してるって感覚がないだけに見えるけど。 720 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 21:13:30.23 ID:97Ob7ITB.net] >>689 俺の手を煩わせるなってことじゃ？全部手作業なんでしょ 721 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 21:13:50.91 ID:auCahImG.net] その感覚は実は必要ないかもしれない C > Verilog > VHDL 722 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 21:58:07.82 ID:KzElxh5S.net] rtl書いてる時間なんて全体の１割未満だもんな 723 名前：774ワット発電中さん mailto:sage [2017/03/13(月) 21:59:30.03 ID:8QH+kx42.net] rtl書いてる時間ってHDL書いてる時間ってこと？ 724 名前：774ワット発電中さん mailto:sage [2017/03/14(火) 01:09:17.87 ID:oKJSAlfW.net] シムはビヘイビアレベル以上なので違う

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