【Verilog】 記述言語で論理設計Project14 【VHDL】

1 名前：774ワット発電中さん [2016/08/08(月) 08:14:48.93 ID:Lhv7D4dX.net] HDLの処理系も、それを実際に動かすシミュレータ・評価基板も、 安価で入手できるようになってきました。 このスレが目に入ったお嬢さん! HDLで何か作って遊んでみませんか。 日曜工作のHDL書き、学生さん、プロの方、主婦の方、カキコお待ちしております。 関連情報は >2-10 あたり。 入れ食いキーワード ・Nios、MicroBraze ・Artix-7、Kintex-7、Virtex-7、ハードコアCPU内蔵 Zynq-7000 前スレ (直近スレのみ) 2012/11/03〜 【Verilog】 記述言語で論理設計Project12 【VHDL】 uni.2ch.net/test/read.cgi/denki/1351913871/ 2011/12/07〜 Project11 uni.2ch.net/test/read.cgi/denki/1323187568/ 2010/09/17〜 Project10 kamome.2ch.net/test/read.cgi/denki/1284652343/ ※前スレ rio2016.2ch.net/test/read.cgi/denki/1394091422/ 433 名前：774ワット発電中さん mailto:sage [2017/01/31(火) 18:13:31.61 ID:tRD4UrdY.net] 双方向のポートなんて内部で使いたくはないな 434 名前：774ワット発電中さん mailto:sage [2017/01/31(火) 22:00:49.08 ID:tXFRYGzJ.net] inputとinoutは一字しか違わないから 稀に紛れ込んでる。 435 名前：774ワット発電中さん mailto:sage [2017/01/31(火) 22:49:17.46 ID:NZo+tpyw.net] 特に問題にもならないしな。 436 名前：774ワット発電中さん mailto:sage [2017/02/01(水) 00:22:04.06 ID:RF/mNznP.net] arisa... 437 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/01(水) 18:24:36.54 ID:HcYPKqwy.net] >>414 はい。話には聞く。 438 名前：774ワット発電中さん mailto:sage [2017/02/01(水) 19:04:47.00 ID:T3vSY5p/.net] 全部inoutで宣言すれば問題なくね？！ 439 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/01(水) 20:56:05.46 ID:HcYPKqwy.net] >>424 両刀使いチゴイネ。ボキュにはムリポ(>o<) 440 名前：774ワット発電中さん mailto:sage [2017/02/03(金) 23:10:47.84 ID:IK5DrpSn.net] うちの職場では、 音声信号や映像信号にフィルタをかけたりするシグナルパス系は回路図ベース（スケマティック）、 メモリコントローラのような制御系は記述（HDL）で設計するのがやりやすい、なんて言ってたけどね。 実際、自分自身は主にメモリのマルチポート化ロジックなんかをHDLで設計してたけど、 「アービタ 441 名前：ーを回路図で書いてくれ」なんて言われても出来んかったから、 実感としてもそんなに的ハズレな意見じゃないと思う。 [] [ここ壊れてます] 442 名前：774ワット発電中さん mailto:sage [2017/02/05(日) 18:52:25.30 ID:XWPLGVqI.net] ブロック図を描くことはあるけど、処理の中身を スケマで書くことはないなあ。 ハードマクロで境界のタイミングをトコトン突き詰めたいとか そういう需要もあるかも知らんけど。 443 名前：774ワット発電中さん mailto:sage [2017/02/08(水) 23:24:56.81 ID:ADEqlPqG.net] オッパイは？ 444 名前：774ワット発電中さん [2017/02/11(土) 05:54:27.41 ID:IsNGvgYC.net] >427 建築設計を文書でやろうとするアフォはそんなに多くはないが、この業界に限っては それが習わし。ｗ　40年前の掘っ建て小屋レベルのロジックなら「HDL最高！！」 だったが、巨大なビルディングが作れるのにHDLはないだろｗ 445 名前：774ワット発電中さん mailto:sage [2017/02/11(土) 08:26:57.05 ID:WTTf8ZNW.net] >>429 もうスケマで書いとけよ 446 名前：774ワット発電中さん mailto:sage [2017/02/11(土) 11:15:11.81 ID:0h9vxtg9.net] マジで意味わかんねw 447 名前：774ワット発電中さん mailto:sage [2017/02/11(土) 12:12:00.57 ID:lWHmPa2Z.net] スケマで書くことは無いが 規模が大きくなると、VerdiのSchematic Viewer程度のモノがないと厳しい 自分で書いたコードならまだしも、他人の書いたコードを一々全部読んでたら日が暮れる 有りと無しじゃ、効率　大違い 448 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/11(土) 22:05:30.44 ID:S0GeF4d5.net] >>432 派遣会社経由で小平市方面にいけばｗ 449 名前：774ワット発電中さん mailto:sage [2017/02/12(日) 03:50:53.13 ID:JDlLqGdv.net] Verilogで、function文の中にfor()は入れられないのでしょうか? また、function文の返値を2つとか3つとか返すことは出来ないのでしょうか? 450 名前：774ワット発電中さん mailto:sage [2017/02/12(日) 10:20:27.82 ID:399lKsLn.net] >>434 入れられます。 出来ません。 task 使ってください。 451 名前：774ワット発電中さん [2017/02/12(日) 17:49:01.90 ID:AcsCqshz.net] ストラクチャに押し込んで返せばいいだろ。Taskってテストベンチにしか使えんだろ。 452 名前：774ワット発電中さん [2017/02/12(日) 17:55:13.85 ID:AcsCqshz.net] taskってなんの意味があるねんな。モジュールと何の違いもねえ。ほんとに 馬鹿っぽいな。 453 名前：774ワット発電中さん [2017/02/12(日) 17:57:44.17 ID:AcsCqshz.net] >436 ストラクチャは無理だったな。でも余分に１００Bitくらいをいつも用意して そこに突っ込めばいいだろ。 {a,b,c,d,,,,,} = func(,,,,,); みたいにできるだろ。 454 名前：774ワット発電中さん mailto:sage [2017/02/12(日) 19:42:09.35 ID:D5tNfn/g.net] > taskってなんの意味があるねんな。 合成不可となるような、記述でも正しく実行してくれる ソフトウェア見たいな書き方しても大丈夫なんで、その分楽できる おっしゃるとおり、テストベンチ用と言っても過言じゃないだろ >>435　を除いて、テストベンチ以外に使ってるヤツなんか見たこと無いね 455 名前：774ワット発電中さん mailto:sage [2017/02/12(日) 20:40:52.07 ID:UNDWgZUI.net] >>434 func={a,b} 取り出しで assign {a,b}=func () で、それっぽくできるよ。 456 名前：774ワット発電中さん mailto:sage [2017/02/12(日) 23:10:46.64 ID:399lKsLn.net] >>437 >>439 もう何年も合成ツール使ってないのかな？ スコープ考えれば、function の外側の変数にもアクセスできるハズだけどね。 457 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/13(月) 15:31:03.48 ID:1/EyXYlR.net] >>439 後でシーケンスマシンに落とし込むの二度手間めんどくさい。世の中がすべてVHDLになればいいのに 458 名前：774ワット発電中さん [2017/02/14(火) 05:36:45.61 ID:0BSqSvSS.net] https://youtu.be/2q-vGObpa4M https://youtu.be/WOzkI050o5U 459 名前：774ワット発電中さん [2017/02/16(木) 15:57:37.68 ID:xbd0iLNK.net] ＞スコープ考えれば、function の外側の変数にもアクセスできるハズだけどね。 functionは状態を持てないのに、大域アクセスなんかするくらいならファンクション 使� 460 名前：､馬鹿いないだろ。ｗ [] [ここ壊れてます] 461 名前：774ワット発電中さん mailto:sage [2017/02/16(木) 17:15:17.44 ID:Wh1bxlKg.net] それが、いるんだな あんたが アンカ付けてるヤツだ、　そいつは task まで使うんだぜ。 462 名前：774ワット発電中さん [2017/02/17(金) 20:41:07.78 ID:gLt5Llcr.net] fpgaを使って Direct Digital Synthesis (DDS) などで16bit分解能正弦波100khzとか 可能ですかね？ 463 名前：774ワット発電中さん mailto:sage [2017/02/17(金) 21:14:40.07 ID:aylmQKB8.net] 200MHz動作で100kHzは2000サイクル 外部DACがこれで動ければ可能だな 464 名前：774ワット発電中さん [2017/02/17(金) 21:57:11.60 ID:gLt5Llcr.net] 200MHzで2000サイクルだと 確かに100KHzになりますが 分解能は2000<2^11=2048 なので11bitしかないように 思われますが、 どうなんでしょうか？ 465 名前：774ワット発電中さん [2017/02/18(土) 00:15:07.28 ID:mHJlym7a.net] パラレル出力だから関係無いと思うけど 466 名前：774ワット発電中さん [2017/02/18(土) 02:12:52.62 ID:EHRa2wX+.net] サンプリング定理くらい勉強するべし 467 名前：774ワット発電中さん [2017/02/18(土) 04:44:41.85 ID:tSpuag3S.net] １００ｋｈｚ　ｘ　２＾１６＝　６５００Mｈｚ必要だね。 468 名前：774ワット発電中さん mailto:sage [2017/02/18(土) 07:21:53.79 ID:mSgmpdBw.net] >>446 16ビット分解能って電圧? それとも周波数? 電圧ならパラレルD/Aなら余裕しゃくしゃく。 DDSのサンプリングクロックはある程度高い周波数にしておかないと、設定値によってかなりひどい波形になるし、 D/Aのスピード、そのクロックで加算できるビット数とのトレードオフになるね。 とはいってもせいぜい数MHzの加算なんてかなり多ビットのものが作れるはず。 妥協点によるけれど、問題ないんじゃない? 469 名前：774ワット発電中さん [2017/02/18(土) 12:55:38.12 ID:O5klGGOu.net] DDSの出力のままではガタガタでためてす。 LPFを使うことで、初めてキレイなsin波になります。 LPF使う前提なら、DDSの出力はガタガタでも 問題ないです。 470 名前：774ワット発電中さん [2017/02/18(土) 14:01:24.18 ID:cPnWuN8U.net] >452 >16ビット分解能って電圧? それとも周波数? →電圧です。 //**************************** （分解能＝16bit）ならば 　Full-scale-range (Vref) 4.096V 1LSB (Vref/2^N) 4.096/(2^16) =62.5uV Full-Scale (Vref-1LSB) 4096mV-62.5uV (HEX) 0xFFFF Mid-Scale (Vref/2) 4096mV/2=2048mV (HEX) 0x8000 Mid-Scale-1LSB (Vref/2-1LSB) 4096mV/2-62.5uV (HEX) 0x7FFF Zero 0 V (HEX) 0x0000 //**************************** （分解能＝12bit）ならば 　Full-scale-range (Vref) 4.096V 1LSB (Vref/2^N) 4.096/(2^12) =1mV Full-Scale (Vref-1LSB) 4096mV-1mV=4095mV (HEX) 0xFFF Mid-Scale (Vref/2) 4096mV/2=2048mV (HEX) 0x800 Mid-Scale-1LSB (Vref/2-1LSB) 4096mV/2-1mV=2047mV (HEX) 0x7FF Zero 0 V (HEX) 0x0000 //**************************** 471 名前：774ワット発電中さん mailto:sage [2017/02/18(土) 14:05:01.53 ID:dlewz0Zl.net] >>454 そこまで書くなら12bitの時も-1LSBの電圧値も書けばいいのに 472 名前：774ワット発電中さん [2017/02/18(土) 14:18:42.59 ID:tSpuag3S.net] 電圧の分解能は当然16ビットいるが、それでも０V付近でグわーーーーと 誤差がでるので６．５Gは最低必要になる。６．５Gでかろうじて１６Bitと 言える。＋−０．５Bitの誤差がでるが、、、 473 名前：774ワット発電中さん [2017/02/18(土) 14:20:18.47 ID:cPnWuN8U.net] >453 Filter設計次第で 遅いSample周波数で16bit分解能が 可能ということですか？ (16bit):1LSB=62.5uV (12bit):1LSB=1mV(=1000uV) //******************************* <分解能16bit、Vref=4.096Vの場合> (電圧） 125uV 　　 　　　　 ● 　　　　 ｜ 62.5uV 　　　 ●--------　 ｜ 　　 ｜ 0V ●-------- 　　 　↑　　　 ↑ ↑ ←　　 ⇒ 　　　　　sample周波数＝100KHz×2^16 //******************************* <分解能12bit、Vref=4.096Vの場合> (電圧） 2mv 　　 　　　　 ● 　　　　 ｜ 1mV 　　　 ●--------　 ｜ 　　 ｜ 0V ●-------- 　　 　↑　　　 ↑ ↑ ←　　 ⇒ 　　　　　sample周波数＝100KHz×2^12 //******************************* 474 名前：774ワット発電中さん [2017/02/18(土) 14:22:10.05 ID:tSpuag3S.net] １６Bit 精度のDDSをいうのであれば１２Ghzは必要だな。そのうえで超リニアな DAコンバータで２０Bitくらいを用意すべきだろうな。 475 名前：774ワット発電中さん [2017/02/18(土) 14:24:48.47 ID:tSpuag3S.net] ＞Filter設計次第で遅いSample周波数で16bit分解能が可能ということですか？ 　　　　　　不可能だ。 476 名前：774ワット発電中さん [2017/02/18(土) 14:37:20.88 ID:n1R+blHa.net] >>459 functionジェネレータなどは どのくらいの分解能を 持っているんですか？ 477 名前：774ワット発電中さん mailto:sage [2017/02/18(土) 15:35:09.85 ID:iYbVIAFy.net] 歪み率0.5%とか出すの大変だぜ。 478 名前：774ワット発電中さん mailto:sage [2017/02/18(土) 20:20:15.37 ID:mSgmpdBw.net] どれぐらいのものを目指すのかがよくわからん。 市販のものがどんなスペックを持ってるのかは調べればわかると思う。 ttp://www.keysight.com/ja/pd-1407410-pn-33210A/function-arbitrary-waveform-generator-10-mhz?cc=JP&lc=jpn 詳細がよくわからない人があいまいな質問になるのは仕方がないのだけど、 話をやたら難しい方に傾けて答えるのってどうなん？ 479 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/19(日) 14:22:46.44 ID:/jvXlnxF.net] >>446 可能だと思う。 arismusen.com/FPGA/ サンプル置いてます アナデバとコンパチブルに動く。 ガン治療装置の発信器使ったのと同等。 ビットを無駄に増やしたいなら、CORDICの方が論理規模と面積が小さいかも 480 名前：774ワット発電中さん [2017/02/19(日) 20:58:20.44 ID:2MpNDv3J.net] >463 根拠なしに思うだけではだめだな。ｗ 481 名前：774ワット発電中さん mailto:sage [2017/02/19(日) 21:04:40.48 ID:i+ChgJRO.net] >>463 それ自分の会社のホームページ？ 2chにコテでカキコで、会社情報まで公開って勇気あるな 482 名前：774ワット発電中さん mailto:sage [2017/02/19(日) 21:10:00.28 ID:BDS9xSHo.net] なにやる会社か解らんけど、社長じゃないの？ 483 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/19(日) 21:14:29.38 ID:mTUfZGw+.net] 引っ越す3回ぐらい前の住所だな。 VHDL/verilogのオナヌーを見せつける会社じゃねｗ 484 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/19(日) 21:20:52.01 ID:mTUfZGw+.net] >>464 リアルタイムスペアナで評価してたけど、周波数ジッタは元のクロックに依存してた気がする。 PLLを利用したEPSONのアレを使わなきゃOK 13bitを超えた辺りから、下位ビットがアナログ設計だと思う。 こんなんでも、1Hz以下の分解能はあった気がする。 無論出力には、エイリアス除去の1/2ｆカットオフぐらいのLPFは要 485 名前：774ワット発電中さん mailto:sage [2017/02/19(日) 23:25:07.22 ID:GQ7HLRnt.net] 16bit以上のDACなら200khz動作でOK 1bitDACとして使わないなら16bit分解能はまず無理筋。 1bitDACとして使うなら13GHz動作 486 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/20(月) 03:14:36.30 ID:O5flpAns.net] >>469 日本語で頼むわｗ ΔΣエンコーダ デコーダもあげとこうかな。 HDD漁ってみるわ。ノシ 487 名前：774ワット発電中さん [2017/02/20(月) 05:40:07.16 ID:xNFlbfHT.net] エイリアス除去ってなにか勘ちがいしてるんじゃないか？　ｗ 488 名前：774ワット発電中さん [2017/02/20(月) 15:14:18.31 ID:xNFlbfHT.net] ＞functionジェネレータなどは どのくらいの分解能を持っているんですか？ 「生成信号のピーク電圧の設定精度は分解能１６ビットで超高精度で設定可能です。」 ということなら、嘘にはならないし、実用上の問題にもならない。 普通にFPGAで簡単にできる。 しかし無条件に16ビット分解能を保証するのは不可能だという意味に過ぎない。 普通のfunctionジェネレータを購入するならピンキリあるだろうが原発信が １０Gくらいのものを選ぶだろうな。でないと雑誌の付録のFPGAでピョンと 作れるからな。 DDSは無茶苦茶高精度のものが簡単にできるがネックは電圧分解能よりもジッタだな。 原発信が低いと 489 名前：パタパタ、パタパタ、、、、と目ざわりなジッタが出る。 原発２００Mhzで１００Khzならそんなにめだたないかな。10Mhzくらいになると 「えっ」というくらい目立つ。立ち合い試験ではなるべく低い周波数で 超高精度なところを強調するのがいい。 「周波数の設定精度は０．０００１ｈｚです。ピーク電圧の分解能は1uVで超高精度 です。まあ数百万円のファンクションシンセに匹敵する性能を確保しています。」 というように、条件付きで自慢する。しかし１０Mhzくらいのところを見られたら ボロボロだわな。 しかしFPGAをまともに使って作るのは勿体ないだろ、AD9833とかSIN波形を出せる 米つぶ大のが50円くらいでうっていたような気がする。 [] [ここ壊れてます] 490 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/20(月) 21:14:13.16 ID:cTiklMCS.net] >>472 長文乙ｗ 491 名前：774ワット発電中さん mailto:sage [2017/02/21(火) 22:53:27.93 ID:8ZFhzZa8.net] 源振を割り切れなければ、正弦波でも波形の再現性が崩れて ジッターのように見える。 200k：100kだと周期ずれを原因としたジッターは現れない。 20M：99kとかだとどうだろうね？PLLで吸収するかってことになったり。 492 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/22(水) 01:00:33.85 ID:fqPPOChG.net] >>474 その条件下ではPLL不要。 493 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/22(水) 01:03:22.24 ID:fqPPOChG.net] >>471 おまいは、1/10ｆぐらいのLPFを出力につければ波形がより正弦波に近づくと言いたいんでしょう。 わたしわかります。 494 名前：774ワット発電中さん [2017/02/23(木) 05:51:05.51 ID:A6j3E8j2.net] modelsimって文字数制限あるんだ。pls1msec_outてのがどうしてもWave波形で 不定になる。文字数をpls1msにしたら、あら不思議。治った。ｗ 糞sim 495 名前：774ワット発電中さん [2017/02/23(木) 13:10:17.48 ID:SpsgasPl.net] メモしとこ。 496 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/24(金) 03:01:43.88 ID:K1DD/f2A.net] >>477 文字数制限じゃないよ。オレサマもっと長い名前つけてる。 バグじゃね？メンターに報告した方がﾖｸﾈ 497 名前：774ワット発電中さん [2017/02/24(金) 06:55:05.50 ID:ageLrZTD.net] >479 えっ、そうなの？　 alteraの無料バージョンについてるmodelsimのことだけど、別のバージョンじゃない？ modelsim altera starter edition 10.0b 498 名前：774ワット発電中さん [2017/02/24(金) 06:58:12.21 ID:ageLrZTD.net] 無料だから文字数制限付きなのかも。 499 名前：774ワット発電中さん [2017/02/24(金) 08:58:23.38 ID:ageLrZTD.net] 動かんｗ　なんで？ re[1:0] <= {re[0],rd[3]}; Error (10133): Verilog HDL Expression error at addctl.v(162): illegal part select of unpacked array "re" 500 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/24(金) 12:40:00.01 ID:Ww1oMPT3.net] >>480 バージョンは違うけど、わしもアルテラスターター VHDL verilog混在の奴 501 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/24(金) 12:43:10.93 ID:Ww1oMPT3.net] >>482 ワイヤーで別名。 re[3]<= が同じalways(process)にない 502 名前：774ワット発電中さん mailto:sage [2017/02/24(金) 15:05:17.16 ID:7IDLGZa2.net] >>482 re宣言してるとこの [] の位置 503 名前：774ワット発電中さん [2017/02/24(金) 21:54:25.62 ID:ageLrZTD.net] >485 ご名答！！！ 504 名前：774ワット発電中さん mailto:sage [2017/02/24(金) 22:01:07.91 ID:v9wJu3cf.net] 正解はどうなるの 505 名前：774ワット発電中さん mailto:sage [2017/02/24(金) 22:02:49.14 ID:9I4wOD+6.net] AlteraのModelSimっていつの間にか混在Sim出来るようになったんだな 506 名前：774ワット発電中さん mailto:sage [2017/02/24(金) 23:13:08.50 ID:s/oMUxsf.net] QuartusR II v15.0 対応の ModelSim-Altera 10.3d（Starter Edition を含む）より、 言語 507 名前：(VHDL/Verilog HDL/SystemVerilog) 混在シミュレーションがサポートされています。 [] [ここ壊れてます] 508 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/26(日) 06:11:17.11 ID:wzan88Q0.net] FFTとか計算しまくりのIP使わず 半導体会社レベルの低機能な設計なら、これで十分ですよｗ 509 名前：774ワット発電中さん [2017/02/26(日) 07:33:53.70 ID:xXmYr/+l.net] 意味不明だが、「FFTはIP使った方がいいよ」ってこと？ FFTはソフトでしかやったことないな。ｗ　 でもDSPだったらIPより速いんじゃないだろうか？ 510 名前：774ワット発電中さん [2017/02/26(日) 07:36:28.90 ID:xXmYr/+l.net] これはなんでエラーになるんや？ わけわかめ module add_out(run, phase, ct3600, madd); input run; input [11:0] phase; input [11:0] ct3600; output [11:0] madd; reg [12:0] maddx; reg dumy_cy; always @(run or phase or ct3600) begin maddx = 13'b0_0000_0000_0000; if (run) begin maddx = {1'b0, phase} + {1'b0, ct3600}; end else begin maddx = {1'b0, ct3600}; end end always @(maddx or dumy_cy) begin if (maddx >= 13'd3600) begin {dumy_cy, madd} = maddx - 13'd3600; end else begin madd = maddx[11:0];//ここでエラーする。 end end endmodule 511 名前：774ワット発電中さん [2017/02/26(日) 07:37:36.28 ID:xXmYr/+l.net] これならOKだ。 assingn　　{dumy_cy,　madd}　=　　　(maddx　>=　13'd3600)　?　　maddx　-　13'd3600　　:　　maddx[12:0]; module　add_out(run,　phase,　ct3600,　madd); 　　　input　run; 　　　input　[11:0]　phase; 　　　input　[11:0]　ct3600; 　　　output　[11:0]　madd; 　　　 　　　reg　[12:0]　maddx; wire　dumy_cy; 　　assign　　madx　=　run　?　{1'b0,　phase}　+　{1'b0,　ct3600} 　:　{1'b0,　ct3600}; 　　assign　　　{dumy_cy,　madd}　=　　　(maddx　>=　13'd3600)　?　　maddx　-　13'd3600　　:　　maddx[12:0]; endmodule 512 名前：774ワット発電中さん mailto:sage [2017/02/26(日) 08:12:48.48 ID:+G14s+XV.net] それなら>>493みたいに書けばエエやんか。>>492とは明らかに別の動作する記述やし。 513 名前：774ワット発電中さん mailto:sage [2017/02/26(日) 08:29:08.35 ID:W3bN3ejP.net] ↑の馬鹿だと、せいぜいこの程度の事しか言えない >>ID:xXmYr/+l 答え: reg [11:0] madd; <- の一行を加える 記述も怪しいから、もう少し勉強するんだな 514 名前：774ワット発電中さん [2017/02/26(日) 08:53:15.17 ID:xXmYr/+l.net] なんでやねん。output [11:0]madd;があるだろ。ｗ 515 名前：774ワット発電中さん [2017/02/26(日) 08:55:00.23 ID:xXmYr/+l.net] ＞４９４ 　同じ動作してるよ。ｗ 516 名前：774ワット発電中さん [2017/02/26(日) 08:59:02.51 ID:xXmYr/+l.net] signal tap を使うときpost synthesisと　pre synthesisがあって、見たい信号が post synthesisにでてこないんだが、pre synthesisで選ぶとなにか問題があるの？ 　合成完了してるのに「合成前の信号」を出してくる神経がわからんのだが、、 517 名前：774ワット発電中さん [2017/02/26(日) 10:10:44.01 ID:xXmYr/+l.net] ＞４９３ コンパイルはOKでも合成すると７：０ビットがGNDされる。ｗ なんでや？ 518 名前：774ワット発電中さん [2017/02/26(日) 10:11:01.90 ID:xXmYr/+l.net] でこうするエラーする。 function [11:0] f_madd; input [12:0]maddx; wire [11:0]madd;//こいつがエラーなんで？ wire dumy_cy; if(maddx >= 13'd3600) {dumy_cy, madd} = maddx - 13'd3600; else {dumy_cy, madd} = maddx[12:0]; assign f_madd = madd; endfunction 519 名前：774ワット発電中さん [2017/02/26(日) 10:15:47.64 ID:xXmYr/+l.net] ？って8bitしかだめなんか？ 520 名前：774ワット発電中さん mailto:sage [2017/02/26(日) 10:37:56.66 ID:Hsxm9kjr.net] エラーメッセージは何なん？ 521 名前：774ワット発電中さん mailto:sage [2017/02/26(日) 10:47:41.71 ID:Hsxm9kjr.net] >>492 always @(maddx or dumy_cy) begin のdumy_cyはいらないと思う。 エラーの原因ではないと思うけど。 522 名前：774ワット発電中さん mailto:sage [2017/02/26(日) 10:53:16.83 ID:Hsxm9kjr.net] ああ、>>495が正解だわ。 outputだけだとwire扱い。 523 名前：774ワット発電中さん [2017/02/26(日) 10:56:11.44 ID:xXmYr/+l.net] これでもエラーするよ。ｗ function [11:0] f_madd(input [12:0] maddxx); begin reg [12:0] mm; if(maddxx >= 13'd3600) mm = maddxx - 13'd3600; else mm = maddxx[12:0]; assign f_madd = mm[11:0]; end endfunction 524 名前：774ワット発電中さん [2017/02/26(日) 11:03:30.83 ID:xXmYr/+l.net] 最後のassignのところでエラーになる Error (10043): Verilog HDL unsupported feature error at Z_addctl.v(181): Procedural Continuous Assignment to register is not supported 525 名前：774ワット発電中さん [2017/02/26(日) 11:05:45.77 ID:xXmYr/+l.net] wireで 526 名前：定義したらエラー、でregで定義したらwireで定義しろという。どうしろ というねん。 [] [ここ壊れてます] 527 名前：774ワット発電中さん [2017/02/26(日) 11:08:20.33 ID:xXmYr/+l.net] >503 いやdumy_cyが肝なのよ。もともと１２Bitをオーバーフローする計算になるので それを１２Bitにしたいわけ。 でdumy_cyを止めてビット増やして reg [12:0] mm; これにしたのが５０５だよ。 528 名前：774ワット発電中さん [2017/02/26(日) 11:14:50.53 ID:xXmYr/+l.net] 駄目やな。馬鹿function、使い物にならん。 529 名前：774ワット発電中さん [2017/02/26(日) 11:24:31.39 ID:xXmYr/+l.net] はああああああ、疲れる。 　Very疲れる。 　verilog使うと疲れる。 　Very,Very疲れる。イグぞーすでぃっど、、、 　はあああ、疲れる。 　VeryVeryVeryVeryMuchmuchmuch　疲れる。 530 名前：774ワット発電中さん [2017/02/26(日) 11:36:51.12 ID:xXmYr/+l.net] dumy じゃなくてbakaにしてみたら通った。エラーが出ないぞ。ｗ output [11:0] madd; wire baka; assign {baka,madd} = f_madd(maddx); function [12:0] f_madd(input [12:0] maddxx); begin if(maddxx >= 13'd3600) f_madd = maddxx - 13'd3600; else f_madd= maddxx[12:0]; end endfunction 531 名前：774ワット発電中さん mailto:sage [2017/02/26(日) 11:45:56.90 ID:Hsxm9kjr.net] >>492 に >>495 の言う通りregを追加しろ functionの中でassignは使えないんじゃね？ functionの中はブロッキング文しか使えないと思うよ。 532 名前：774ワット発電中さん [2017/02/26(日) 11:55:43.35 ID:xXmYr/+l.net] ＞エラーメッセージは何なん？ 　assign　　　{dumy_cy,　madd}　=　(maddx　>=　13'd3600)　?　maddx　-　13'd3600　　:　　maddx[12:0]; これスマートでしょ。これはエラーは出ないよ。 しかし正常に動作しない。 いつまで待ってもZeroしか上がってこないのでRTLViewwerで見たらmadd[7:0]が GNDにスタックされていた。 スマートに書いたら、合成がいい加減でGNDに配線する。Function使ったらテコでも エラー。 533 名前：774ワット発電中さん mailto:sage [2017/02/26(日) 12:09:19.96 ID:W3bN3ejP.net] always @() ... の中では、　左辺は reg しか許されない

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