【Verilog】 記述言語で論理設計Project14 【VHDL】

1 名前：774ワット発電中さん [2016/08/08(月) 08:14:48.93 ID:Lhv7D4dX.net] HDLの処理系も、それを実際に動かすシミュレータ・評価基板も、 安価で入手できるようになってきました。 このスレが目に入ったお嬢さん! HDLで何か作って遊んでみませんか。 日曜工作のHDL書き、学生さん、プロの方、主婦の方、カキコお待ちしております。 関連情報は >2-10 あたり。 入れ食いキーワード ・Nios、MicroBraze ・Artix-7、Kintex-7、Virtex-7、ハードコアCPU内蔵 Zynq-7000 前スレ (直近スレのみ) 2012/11/03〜 【Verilog】 記述言語で論理設計Project12 【VHDL】 uni.2ch.net/test/read.cgi/denki/1351913871/ 2011/12/07〜 Project11 uni.2ch.net/test/read.cgi/denki/1323187568/ 2010/09/17〜 Project10 kamome.2ch.net/test/read.cgi/denki/1284652343/ ※前スレ rio2016.2ch.net/test/read.cgi/denki/1394091422/ 368 名前：774ワット発電中さん mailto:sage [2017/01/22(日) 16:26:31.41 ID:zNHTiIwV.net] なわけねーだろ結線手作業でやるやつはマジで死んでくれ 369 名前：774ワット発電中さん mailto:sage [2017/01/22(日) 16:46:58.68 ID:0BZ8HODP.net] ２ちゃんの書き込みを真に受けないほうがいいよ。 ↑ 皆さん親切に教えてくれますけど。 ↑ 親切に嘘を（わざと）教えているときもあるし、教えている側が間違った情報を信じていることもある。 ↑コレに便乗して 今時Verilogなんて使わないよ。CAD入力だよ。(ﾆﾔﾆﾔ) ネタと真実との境界があいまいになると怖い。 370 名前：774ワット発電中さん mailto:sage [2017/01/22(日) 17:30:40.59 ID:TQqw26yh.net] Beyond the truth. 371 名前：774ワット発電中さん mailto:sage [2017/01/23(月) 08:10:56.21 ID:F5mtZNaH.net] 間違いを釣り化して逃げる常套手段 372 名前：774ワット発電中さん mailto:sage [2017/01/23(月) 08:28:35.87 ID:Q4pNXoQ4.net] vivadoはtopはGUIで配線してvelilogは自動生成出来るよ。ブロック図のイメージ。 https://encrypted-tbn3.gstatic.com/images?q=tbn:ANd9GcQQmwSsk4zn7T1vdHmmJYgnJaiJ0cJmEXM_NtxM784t3ikga8ThnpSjfwVl 373 名前：774ワット発電中さん mailto:sage [2017/01/23(月) 09:50:56.09 ID:NNu1F1pI.net] CAD入力でドヤ顔がレベル低くてキモイ 374 名前：774ワット発電中さん mailto:sage [2017/01/23(月) 10:46:11.08 ID:B5eRi1o9.net] 素人には図がわかりやすい。 素人でなくても理解する気のない人には図がわかりやすい。 375 名前：774ワット発電中さん mailto:sage [2017/01/23(月) 11:10:15.09 ID:gtzaEjgY.net] スケマなんて自動生成出来るだろと言ってみる 376 名前：774ワット発電中さん mailto:sage [2017/01/23(月) 22:16:54.82 ID:F5mtZNaH.net] その昔はスケマで設計していたが、今はVerilog HDLやVHDLで論理設計して スケマは論理合成で自動生成されるものを確認を主目的として使う で意図通りになってない所があったらHDLを修正して再度論理合成 ってのが最近（といってもだいぶ前な気もするが）の方法だという認識だったのだが これって釣られてるのかな？ 377 名前：774ワット発電中さん mailto:sage [2017/01/23(月) 23:26:32.57 ID:RRQVSQeV.net] 合成後のネットリストなんて滅多なことでは見ないだろ。ECOの時くらいだ。 378 名前：774ワット発電中さん mailto:sage [2017/01/23(月) 23:52:29.49 ID:pwbAuse4.net] シミュレーションで確認だよね。 あとタイミングドリブンレイアウトでタイミングチェック 379 名前：774ワット発電中さん mailto:sage [2017/01/25(水) 04:08:52.56 ID:hCL8RwuQ.net] 今どきは、FPGAの内部を自分で配線する人はいないでしょうか? 380 名前：774ワット発電中さん mailto:sage [2017/01/25(水) 04:26:31.04 ID:hnOuEXGa.net] フロアプランナーとかで中身いじるのは よほとの時じゃね? 381 名前：774ワット発電中さん mailto:sage [2017/01/26(木) 15:30:10.42 ID:9vpQ3jRO.net] 配線まで弄ったことはないな。ざっくりとした領域指定や、 クロックバッファのインスタンス指定までやらかしたことはあるけど。 382 名前：774ワット発電中さん mailto:sage [2017/01/26(木) 22:16:57.01 ID:BiD2aCt6.net] >>368 昔からそんな人いません。 383 名前：774ワット発電中さん [2017/01/28(土) 05:36:38.60 ID:LPs0O4WE.net] 昔のように例えばマクロセルが５００以内程度の小さい回路はHDLの方が効率が いいが、でかい回路になるとスケマでないと理解できなくなる。 HDLはモジュール間結線が空間的に配置できないから直観的に大局を把握できない。 古い技術者は 384 名前：昔のCAD回路図がHDLに変わる過程の劇的な効率アップをしっているので なかなかHDLから離れることができない。ところが今時HDLなんて書き古したものを コピーするだけで済むから、もっぱら上位概念をスケマで書く方が主流だ。 　VerilogもVhdlもモジュール結合の記述に致命的な欠陥がある。 この欠陥がなければ、もう一桁上までHDLでも書けるがそこが限界だ。もうすでに HDLで書く時代は終わった。 [] [ここ壊れてます] 385 名前：774ワット発電中さん [2017/01/28(土) 06:16:02.97 ID:LPs0O4WE.net] Verilogは稀に見る馬鹿な言語仕様で大局を記述するにはせめて入力と出力を分離して 　　outlist = module名(inputlist) こうなっていれば視覚的にわかりやすいが 　　module名　インスタンス(in,out,ごちゃ混ぜputlist) １．インスタンス名はいらんだろ馬鹿 ２．インアウト分離しろ馬鹿 もちろんVHDLはVerilogをさらに加速した馬鹿仕様 で細部の記述はどうかというと、これがまた酷い。笑えるほど酷いから書く気が失せる。ｗ 386 名前：774ワット発電中さん mailto:sage [2017/01/28(土) 06:53:55.93 ID:cb3uVd+h.net] だってインスタンス名がないと制約ファイルを記述できないから… 387 名前：774ワット発電中さん mailto:sage [2017/01/28(土) 10:21:51.48 ID:PUTlpS25.net] >>373 なんだ、ソフト屋か。 388 名前：774ワット発電中さん mailto:sage [2017/01/28(土) 11:34:41.40 ID:VNVXTyzf.net] ソフト屋にしてもレベル低いな c++ だって、　instance *inst = new module(); てな感じでインスタンス指定するだろ、無しでどうすんの？ > 入力と出力を分離して・・・ 言いたい事は解らんでも無いけど c だって proc(&parm); とか書けるの許してるから、似たようなもん 要は、習得できない事を棚に上げて文句言ってるだけだな 389 名前：774ワット発電中さん mailto:sage [2017/01/28(土) 11:56:32.78 ID:FjAGDNHT.net] >>372 ASICは全部HDLで書くのかな？ XilinxのFPGAの場合はIPマクロはHDLで記述して モジュール間の接続はHDLで書かないよ。 GUIで結線するから分かりやすいよ。 i.imgur.com/4CTsCJ4.jpg 390 名前：774ワット発電中さん mailto:sage [2017/01/28(土) 12:34:00.17 ID:PUTlpS25.net] >>377 >モジュール間の接続はHDLで書かないよ。 やり方の問題で、GUI も使えるってだけだろ。それしか知らないんだろうけど。 その絵だと分かりやすくもないし。 391 名前：774ワット発電中さん mailto:sage [2017/01/28(土) 13:03:04.47 ID:FjAGDNHT.net] >>378 いやHDLでも書けるけどさ。 TOPなんてロジックないし配線だけなんだからGUIでよくね？HDLで書く意味あるか？ 392 名前：774ワット発電中さん mailto:sage [2017/01/28(土) 13:24:50.62 ID:WGBfQ2og.net] >>379 前のバージョンとの差分とか取れるの？ GUIで操作したいとは思うんだけど、ツールに依存する感じも好きじゃないんだよなぁ。 393 名前：774ワット発電中さん mailto:sage [2017/01/28(土) 14:09:40.20 ID:Ypo5IKvT.net] interface使え。 394 名前：774ワット発電中さん [2017/01/28(土) 14:22:43.57 ID:LPs0O4WE.net] >374 別次元のことは別次元でやったらいい。インスタンスごとに制約ファイルが 必要か？　必要ならインスタンス名を制約ファイルに書いてもいいじゃないか。 普通は自動生成でいい。3番目のインスタンスならU3でいいだろ。ｗ >376 馬鹿っぽいな。インスタンス名でアクセスするんならそれでもいい。 両方を書くのがバカっぽいってことだな。 それにしてもC++なんて糞言語は今時つかわんだろ。ｗ C#やJavaならC++よりも100倍効率がいい。 ＞c だって proc(&parm); とか書けるの許してるから、似たようなもん 許してるのは禁止すればいいが、HDLみたいに出来ないのでは話にもならん。 395 名前：774ワット発電中さん [2017/01/28(土) 14:25:49.35 ID:LPs0O4WE.net] ＞TOPなんてロジックないし配線だけなんだからGUIでよくね？HDLで書く意味あるか？ ないよ。 しかしそのTOPは小さなTOPだから、そのTOPのTOPのTOPってなると殆どGUIだけだな。 HDLなんて下の下の下の下だけでいい。 396 名前：774ワット発電中さん mailto:sage [2017/01/28(土) 15:36:18.73 ID:LhTdbKVO.net] Verilogで、入出力を分けて書くって、こういうことではだめなの? module hoge_ 397 名前：hoge (　　　　　　　　　　// hogehoge回路 　　　　　　　　　　　　　　　　　　　// 入力 　　input　wire　　　　　clock, 　　input　wire　　　　　RESET, 　　input　wire　[4:0]　DipSW, 　　　　　　　　　　　　　　　　　　　// 出力 　　output　wire　[7:0] LED_Group_A, 　　output　wire　　　　done ); 　　　　　　： 　　　　　　： 　　　　　　： 　　　　　　： endmodule [] [ここ壊れてます] 398 名前：774ワット発電中さん [2017/01/28(土) 21:52:30.02 ID:LPs0O4WE.net] 定義はそれでいいよ。しかしそのモジュールを実際に配線してみると入出力が 分かれていないと非常に見づらい。 (led[],done) = hoge(clock, reset, dipsw[], selectmod(test, auto, manual) ); こういう記述の方がかなり見やすい。 これでもさらに複雑になると限界はあるけどな。 399 名前：774ワット発電中さん [2017/01/28(土) 21:55:31.35 ID:LPs0O4WE.net] 　output　wire　[7:0] LED_Group_A, こういう表記も統一が取れていない。 　output　LED_Group_A[7:0] こうすべきだろ。ほんとに馬鹿もんだよな。 400 名前：774ワット発電中さん mailto:sage [2017/01/28(土) 22:11:06.45 ID:Z1AG9/K2.net] 南無南無 401 名前：774ワット発電中さん mailto:sage [2017/01/29(日) 00:22:02.26 ID:tEV18AB0.net] 最後の配線なんてスケマだろうがHDLだろうがどっちでもいいだろ。 複雑なRTLのロジックをHDLで記述するのが目的なんだから。 そんなところしかHDL使わないならスケマでも手書きでも何でもいいよ。 402 名前：774ワット発電中さん mailto:sage [2017/01/29(日) 00:49:08.19 ID:ThuUamlX.net] >>385 in outで記述に差がなくわかりにくいというのは同意するが、その書き方はわかりにくい。 その規模なら問題ないが、信号数(引数)が20，30となってくると一つのグループの信号が右と左に分かれて、それが何グループにもなるので、見通しが悪い。 in outの区別はコメントに書くことで対処する。 あと >>386 とかはSystemverilog使うと幸せになれる。 403 名前：774ワット発電中さん mailto:sage [2017/01/29(日) 01:07:02.23 ID:A8C96QRf.net] やびゃー つうかスケマで書けるっけ今のツールって 404 名前：774ワット発電中さん [2017/01/29(日) 05:31:08.94 ID:OtU/WUAo.net] >その規模なら問題ないが、信号数(引数)が20，30となってくると一つのグループの信号が>右と左に分かれて、それが何グループにもなるので、見通しが悪い。 >in outの区別はコメントに書くことで対処する。 設計が下手だと、何をやってもだめだな。スケマでも分かりにくい。 >Systemverilog使うと幸せになれる。 こいつは最も罪がでかい。改善というチャンスがありながら本質的問題点がほとんど 改善されていない。テストベンチが多少はましになったくらいだな。 SystemVerilogを作った奴はアフォの中のアフォ。 405 名前：774ワット発電中さん mailto:sage [2017/01/29(日) 08:33:39.31 ID:rpTsPx76.net] そもそも電子回路なんだから線がつながるだけで、本来、入力・出力なんて関係ないだろ。 406 名前：774ワット発電中さん mailto:sage [2017/01/29(日) 09:51:30.21 ID:ThuUamlX.net] >>392 回路図だって書けるときは信号が左から右に流れるように書くじゃない。 どの向きに信号が流れているかわかりやすいに越したことはない。特に人のコードを見るときは。 407 名前：774ワット発電中さん mailto:sage [2017/01/29(日) 10:02:22.55 ID:ThuUamlX.net] そういえば >>385 の記述で双方向のポートはどう記述するの？ 左と右両方に書くのか？ポインタ渡しにするのか？ 408 名前：774ワット発電中さん [2017/01/29(日) 10:26:14.08 ID:OtU/WUAo.net] おっ！　目の付け所がいいな。 ２，３案はあるが、どうやって記述したらベストかを少し考えてみてくれ。 409 名前：774ワット発電中さん mailto:sage [2017/01/29(日) 11:01:43.08 ID:ThuUamlX.net] いや、わしは今のままでいい派だし… それよりはエディタが賢くなってその辺をサポートしてくれたらいい 410 名前：774ワット発電中さん mailto:sage [2017/01/29(日) 11:26:44.12 ID:DhffLbo3.net] >>395 (実は考えていませんでした・・・) 入出力ポートの記述なんてどうでもいいよね。.* でもいいし。 411 名前：774ワット発電中さん mailto:sage [2017/01/29(日) 14:40:38.14 ID:tcjlyrkh.net] エクセルシートから変換すればいいよ。 412 名前：774ワット発電中さん mailto:sage [2017/01/29(日) 15:07:04.98 ID:A8C96QRf.net] いやまじでスケマで書いてる奴なんているのかよ 413 名前：774ワット発電中さん mailto:sage [2017/01/29(日) 15:27:09.69 ID:tPyO4hit.net] ぜってーいねーww 414 名前：774ワット発電中さん [2017/01/29(日) 18:44:29.04 ID:JbdfqjB+.net] トップは、回路図で描きたいな。 ISE14:7で、できますか？ 415 名前：774ワット発電中さん mailto:sage [2017/01/29(日) 18:48 ] [ここ壊れてます] 416 名前：:40.11 ID:A8C96QRf.net mailto: ISE... [] [ここ壊れてます] 417 名前：774ワット発電中さん mailto:sage [2017/01/29(日) 19:04:18.50 ID:A1D4tDuy.net] １０万個超えれば描くね。 418 名前：774ワット発電中さん [2017/01/29(日) 19:23:15.77 ID:b66wPn0t.net] wave viewer見るのにおすすめのマウス教えてくれ ちなverdi 419 名前：774ワット発電中さん [2017/01/29(日) 23:15:27.00 ID:rpTsPx76.net] >>395 そろそろアイデアを教えてくれないか？ 420 名前：arisa ◆QaHT6HayjI mailto:sage [2017/01/31(火) 02:19:12.95 ID:AQVEc4OC.net] >>372 日立市の大甕というところでそのしごとができるよ。 これをつかう。 https://www.aldec.com/jp/products/fpga_simulation/active-hdl 終わったというのはいいけどｗいろいろ終わってるね（笑） そんな感じ。 421 名前：arisa ◆QaHT6HayjI mailto:sage [2017/01/31(火) 02:23:27.95 ID:AQVEc4OC.net] >>377 そう。 ＧＵＩで書くのは、レイアウト屋さん。 最も、レイアウト屋さんにその意識がないのがほとんどだけど。 Tclとかで範囲を指定する程度で、あとは配置配線ツールお任せ。 ＨＤＬから、手書きでも何でもいいから、図に起こす。 逆もできる技術者は少ない。 そこを理解して金を出す企業もないけどね（笑） たいていは、そこの思考に至らないで、終了して、自分らができないことに気がつかず求人を出す。 422 名前：arisa ◆QaHT6HayjI mailto:sage [2017/01/31(火) 02:24:11.88 ID:AQVEc4OC.net] >>379 それは、規模が小さいと、ＨＤＬでかく意味は無い。 423 名前：arisa ◆QaHT6HayjI mailto:sage [2017/01/31(火) 02:25:56.44 ID:AQVEc4OC.net] >>386 default net type none でｸﾞｸﾞﾚｶｽ 424 名前：arisa ◆QaHT6HayjI mailto:sage [2017/01/31(火) 02:26:50.71 ID:AQVEc4OC.net] >>394 ポインタ(笑）　　ポインタってなんですかぁ（笑） 425 名前：arisa ◆QaHT6HayjI mailto:sage [2017/01/31(火) 02:27:59.14 ID:AQVEc4OC.net] >>404 右手に、Windows用マウス。 左手に、３ボタンマウス。 426 名前：774ワット発電中さん mailto:sage [2017/01/31(火) 07:12:14.23 ID:GtaB5l4b.net] HDLもスケマも信号数の増大で破綻する。 信号を簡単にまとめたり分けたりする機能が欲しいニャあ。 427 名前：774ワット発電中さん mailto:sage [2017/01/31(火) 07:55:34.30 ID:tC5/4NMr.net] 構造体のこと? 428 名前：774ワット発電中さん mailto:sage [2017/01/31(火) 10:27:14.70 ID:NZo+tpyw.net] >>408 ABELとかPALASMとか知らない世代？ 429 名前：774ワット発電中さん mailto:sage [2017/01/31(火) 11:58:42.20 ID:HwNocSMB.net] !　と　~　の間違いで、1日填まりました。 分かり易い覚え方を教えてください。 430 名前：774ワット発電中さん mailto:sage [2017/01/31(火) 15:24:16.72 ID:m3xF6Cep.net] !　エクスクラメーションマーク ~　チルダ 431 名前：774ワット発電中さん mailto:sage [2017/01/31(火) 15:31:00.02 ID:2nZGm3hH.net] >>415 怖いから使ったことない 432 名前：774ワット発電中さん mailto:sage [2017/01/31(火) 16:21:26.74 ID:7niong9l.net] >>415 C使ってれば覚える 433 名前：774ワット発電中さん mailto:sage [2017/01/31(火) 18:13:31.61 ID:tRD4UrdY.net] 双方向のポートなんて内部で使いたくはないな 434 名前：774ワット発電中さん mailto:sage [2017/01/31(火) 22:00:49.08 ID:tXFRYGzJ.net] inputとinoutは一字しか違わないから 稀に紛れ込んでる。 435 名前：774ワット発電中さん mailto:sage [2017/01/31(火) 22:49:17.46 ID:NZo+tpyw.net] 特に問題にもならないしな。 436 名前：774ワット発電中さん mailto:sage [2017/02/01(水) 00:22:04.06 ID:RF/mNznP.net] arisa... 437 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/01(水) 18:24:36.54 ID:HcYPKqwy.net] >>414 はい。話には聞く。 438 名前：774ワット発電中さん mailto:sage [2017/02/01(水) 19:04:47.00 ID:T3vSY5p/.net] 全部inoutで宣言すれば問題なくね？！ 439 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/01(水) 20:56:05.46 ID:HcYPKqwy.net] >>424 両刀使いチゴイネ。ボキュにはムリポ(>o<) 440 名前：774ワット発電中さん mailto:sage [2017/02/03(金) 23:10:47.84 ID:IK5DrpSn.net] うちの職場では、 音声信号や映像信号にフィルタをかけたりするシグナルパス系は回路図ベース（スケマティック）、 メモリコントローラのような制御系は記述（HDL）で設計するのがやりやすい、なんて言ってたけどね。 実際、自分自身は主にメモリのマルチポート化ロジックなんかをHDLで設計してたけど、 「アービタ 441 名前：ーを回路図で書いてくれ」なんて言われても出来んかったから、 実感としてもそんなに的ハズレな意見じゃないと思う。 [] [ここ壊れてます] 442 名前：774ワット発電中さん mailto:sage [2017/02/05(日) 18:52:25.30 ID:XWPLGVqI.net] ブロック図を描くことはあるけど、処理の中身を スケマで書くことはないなあ。 ハードマクロで境界のタイミングをトコトン突き詰めたいとか そういう需要もあるかも知らんけど。 443 名前：774ワット発電中さん mailto:sage [2017/02/08(水) 23:24:56.81 ID:ADEqlPqG.net] オッパイは？ 444 名前：774ワット発電中さん [2017/02/11(土) 05:54:27.41 ID:IsNGvgYC.net] >427 建築設計を文書でやろうとするアフォはそんなに多くはないが、この業界に限っては それが習わし。ｗ　40年前の掘っ建て小屋レベルのロジックなら「HDL最高！！」 だったが、巨大なビルディングが作れるのにHDLはないだろｗ 445 名前：774ワット発電中さん mailto:sage [2017/02/11(土) 08:26:57.05 ID:WTTf8ZNW.net] >>429 もうスケマで書いとけよ 446 名前：774ワット発電中さん mailto:sage [2017/02/11(土) 11:15:11.81 ID:0h9vxtg9.net] マジで意味わかんねw 447 名前：774ワット発電中さん mailto:sage [2017/02/11(土) 12:12:00.57 ID:lWHmPa2Z.net] スケマで書くことは無いが 規模が大きくなると、VerdiのSchematic Viewer程度のモノがないと厳しい 自分で書いたコードならまだしも、他人の書いたコードを一々全部読んでたら日が暮れる 有りと無しじゃ、効率　大違い 448 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/11(土) 22:05:30.44 ID:S0GeF4d5.net] >>432 派遣会社経由で小平市方面にいけばｗ 449 名前：774ワット発電中さん mailto:sage [2017/02/12(日) 03:50:53.13 ID:JDlLqGdv.net] Verilogで、function文の中にfor()は入れられないのでしょうか? また、function文の返値を2つとか3つとか返すことは出来ないのでしょうか? 450 名前：774ワット発電中さん mailto:sage [2017/02/12(日) 10:20:27.82 ID:399lKsLn.net] >>434 入れられます。 出来ません。 task 使ってください。 451 名前：774ワット発電中さん [2017/02/12(日) 17:49:01.90 ID:AcsCqshz.net] ストラクチャに押し込んで返せばいいだろ。Taskってテストベンチにしか使えんだろ。 452 名前：774ワット発電中さん [2017/02/12(日) 17:55:13.85 ID:AcsCqshz.net] taskってなんの意味があるねんな。モジュールと何の違いもねえ。ほんとに 馬鹿っぽいな。 453 名前：774ワット発電中さん [2017/02/12(日) 17:57:44.17 ID:AcsCqshz.net] >436 ストラクチャは無理だったな。でも余分に１００Bitくらいをいつも用意して そこに突っ込めばいいだろ。 {a,b,c,d,,,,,} = func(,,,,,); みたいにできるだろ。 454 名前：774ワット発電中さん mailto:sage [2017/02/12(日) 19:42:09.35 ID:D5tNfn/g.net] > taskってなんの意味があるねんな。 合成不可となるような、記述でも正しく実行してくれる ソフトウェア見たいな書き方しても大丈夫なんで、その分楽できる おっしゃるとおり、テストベンチ用と言っても過言じゃないだろ >>435　を除いて、テストベンチ以外に使ってるヤツなんか見たこと無いね 455 名前：774ワット発電中さん mailto:sage [2017/02/12(日) 20:40:52.07 ID:UNDWgZUI.net] >>434 func={a,b} 取り出しで assign {a,b}=func () で、それっぽくできるよ。 456 名前：774ワット発電中さん mailto:sage [2017/02/12(日) 23:10:46.64 ID:399lKsLn.net] >>437 >>439 もう何年も合成ツール使ってないのかな？ スコープ考えれば、function の外側の変数にもアクセスできるハズだけどね。 457 名前：arisa ◆QaHT6HayjI mailto:sage [2017/02/13(月) 15:31:03.48 ID:1/EyXYlR.net] >>439 後でシーケンスマシンに落とし込むの二度手間めんどくさい。世の中がすべてVHDLになればいいのに 458 名前：774ワット発電中さん [2017/02/14(火) 05:36:45.61 ID:0BSqSvSS.net] https://youtu.be/2q-vGObpa4M https://youtu.be/WOzkI050o5U 459 名前：774ワット発電中さん [2017/02/16(木) 15:57:37.68 ID:xbd0iLNK.net] ＞スコープ考えれば、function の外側の変数にもアクセスできるハズだけどね。 functionは状態を持てないのに、大域アクセスなんかするくらいならファンクション 使� 460 名前：､馬鹿いないだろ。ｗ [] [ここ壊れてます] 461 名前：774ワット発電中さん mailto:sage [2017/02/16(木) 17:15:17.44 ID:Wh1bxlKg.net] それが、いるんだな あんたが アンカ付けてるヤツだ、　そいつは task まで使うんだぜ。 462 名前：774ワット発電中さん [2017/02/17(金) 20:41:07.78 ID:gLt5Llcr.net] fpgaを使って Direct Digital Synthesis (DDS) などで16bit分解能正弦波100khzとか 可能ですかね？ 463 名前：774ワット発電中さん mailto:sage [2017/02/17(金) 21:14:40.07 ID:aylmQKB8.net] 200MHz動作で100kHzは2000サイクル 外部DACがこれで動ければ可能だな 464 名前：774ワット発電中さん [2017/02/17(金) 21:57:11.60 ID:gLt5Llcr.net] 200MHzで2000サイクルだと 確かに100KHzになりますが 分解能は2000<2^11=2048 なので11bitしかないように 思われますが、 どうなんでしょうか？ 465 名前：774ワット発電中さん [2017/02/18(土) 00:15:07.28 ID:mHJlym7a.net] パラレル出力だから関係無いと思うけど 466 名前：774ワット発電中さん [2017/02/18(土) 02:12:52.62 ID:EHRa2wX+.net] サンプリング定理くらい勉強するべし 467 名前：774ワット発電中さん [2017/02/18(土) 04:44:41.85 ID:tSpuag3S.net] １００ｋｈｚ　ｘ　２＾１６＝　６５００Mｈｚ必要だね。 468 名前：774ワット発電中さん mailto:sage [2017/02/18(土) 07:21:53.79 ID:mSgmpdBw.net] >>446 16ビット分解能って電圧? それとも周波数? 電圧ならパラレルD/Aなら余裕しゃくしゃく。 DDSのサンプリングクロックはある程度高い周波数にしておかないと、設定値によってかなりひどい波形になるし、 D/Aのスピード、そのクロックで加算できるビット数とのトレードオフになるね。 とはいってもせいぜい数MHzの加算なんてかなり多ビットのものが作れるはず。 妥協点によるけれど、問題ないんじゃない?

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