- 1 名前：774ワット発電中さん [2016/08/08(月) 08:14:48.93 ID:Lhv7D4dX.net]
- HDLの処理系も、それを実際に動かすシミュレータ・評価基板も、
安価で入手できるようになってきました。
このスレが目に入ったお嬢さん! HDLで何か作って遊んでみませんか。
日曜工作のHDL書き、学生さん、プロの方、主婦の方、カキコお待ちしております。
関連情報は >2-10 あたり。
入れ食いキーワード
・Nios、MicroBraze
・Artix-7、Kintex-7、Virtex-7、ハードコアCPU内蔵 Zynq-7000
前スレ (直近スレのみ)
2012/11/03～ 【Verilog】 記述言語で論理設計Project12 【VHDL】
uni.2ch.net/test/read.cgi/denki/1351913871/
2011/12/07～ Project11
uni.2ch.net/test/read.cgi/denki/1323187568/
2010/09/17～ Project10
kamome.2ch.net/test/read.cgi/denki/1284652343/
※前スレ
rio2016.2ch.net/test/read.cgi/denki/1394091422/
- 294 名前：774ワット発電中さん mailto:sage [2016/12/19(月) 23:00:50.55 ID:nwspHX89.net]
- どうせ最近モバイルで採用が増えてるっていう
latticeのcpld系小規模グルーロジック用だろ
と思ったらやっぱりそうだった
- 295 名前：774ワット発電中さん mailto:sage [2016/12/27(火) 10:29:30.41 ID:Kpd1TEA+.net]
- チップスコープで、双方向の信号(メモリのデータバスなど)が見たいのですが
表示できません。というか、設定リストに見あたりません。
assign a = ioSIG; と別の名前の信号にcopyしても、aが出てこないです。
チップスコープで、どのようにしたら見えるのでしょうか?
- 296 名前：774ワット発電中さん mailto:sage [2016/12/27(火) 12:53:53.71 ID:3xLgo3vX.net]
- FPGAスレでやれ
- 297 名前：774ワット発電中さん mailto:sage [2016/12/27(火) 13:39:10.48 ID:Kpd1TEA+.net]
- あっ!? えっ!? そうなんですか・・・
わかりました。移動してきます。
- 298 名前：774ワット発電中さん mailto:sage [2016/12/27(火) 13:50:31.33 ID:irwiOcX2.net]
- >>288
えっ
- 299 名前：774ワット発電中さん mailto:sage [2016/12/28(水) 13:04:42.80 ID:erpTkGN4.net]
- DNPっていうレイアウト屋まじスキル無い
- 300 名前：774ワット発電中さん mailto:sage [2016/12/28(水) 13:06:03.75 ID:OvcrP4eJ.net]
- ここですか？
www.dnp.co.jp/DLD/recruit/layout/kensyo.html
- 301 名前：774ワット発電中さん mailto:sage [2016/12/28(水) 18:20:14.73 ID:VK2kL4Pe.net]
- フォトマスクのシェアは高いのにね。
- 302 名前：774ワット発電中さん mailto:sage [2016/12/28(水) 23:39:27.34 ID:zcLaSna6.net]
- 配置配線なんてツールが自動だろ？
と、レイアウトスキルのない俺が煽ってみる。
タイミングがmetしないのは論理が悪いのかツールを使いこなせないからか。
- 303 名前：774ワット発電中さん mailto:sage [2016/12/29(木) 12:44:13.99 ID:IPOwphKE.net]
- >>294
レジスタバス配線が出来ない
- 304 名前：774ワット発電中さん mailto:sage [2016/12/29(木) 13:18:39.13 ID:A7TxtcOT.net]
- レジスタバスって何ぞ？
プリチャージ方式バス？
- 305 名前：774ワット発電中さん mailto:sage [2016/12/29(木) 19:49:10.60 ID:rDlWnVQu.net]
- レイアウトできる会社に変えるのか
ネットリストを変更するのかしないとな。
- 306 名前：774ワット発電中さん mailto:sage [2016/12/30(金) 02:09:54.82 ID:sCAU7/KO.net]
- ＞レジスタバス
なんだろうな？バス表記方法の方言かな？
- 307 名前：774ワット発電中さん mailto:sage [2017/01/03(火) 00:08:12.65 ID:B
]
- [ここ壊れてます]
- 308 名前：cBTri5v.net mailto: >>297
＞レイアウトできる会社に変えるのか
＞ネットリストを変更するのかしないとな。
内部フロアプラン概略図の作成は、verilog設計者の仕事か？
自分が会社を変えることにしたｗ [] - [ここ壊れてます]
- 309 名前：774ワット発電中さん mailto:sage [2017/01/03(火) 10:47:57.54 ID:ZJPKQaYT.net]
- >>299
できないならやらなくて良いよ。
できるならやってあげた方が良いけど。
- 310 名前：774ワット発電中さん mailto:sage [2017/01/04(水) 10:21:43.93 ID:2rgbqqm6.net]
- >>300
仕様決定から、設計・実装・試験仕様・実試験(テストベンチ)まで、一切レビューなく一人の責任でASICデジタル設計をFPGAしか経験ないのに、一発動作させたから、月63万円年収420万円派遣だから、やる気ないよ。
もっと、収入もらっている奴がやればいいだろ
できないけどｗ
- 311 名前：774ワット発電中さん mailto:sage [2017/01/04(水) 10:25:08.27 ID:X6hMZl8F.net]
- >>301
まず日本語の勉強からしたほうがいいと思う
- 312 名前：774ワット発電中さん mailto:sage [2017/01/04(水) 10:29:07.70 ID:2rgbqqm6.net]
- >>302
どこで勉強したらええんか？
- 313 名前：774ワット発電中さん mailto:sage [2017/01/04(水) 10:32:46.28 ID:X6hMZl8F.net]
- >>303
普通は小学校、中学校、高校で大方必要な日本語を学ぶと思うよ
- 314 名前：774ワット発電中さん mailto:sage [2017/01/04(水) 16:37:12.01 ID:RKhFda0l.net]
- >>304
ニホンゴムズカシクテオマエサンノイットルコトガワカラナイアル
- 315 名前：774ワット発電中さん mailto:sage [2017/01/04(水) 16:39:21.21 ID:byK8tpcD.net]
- >>305
サヨウデアルカ ソレハトテモザンネンアル
- 316 名前：774ワット発電中さん mailto:sage [2017/01/05(木) 07:01:00.20 ID:waDFDXvw.net]
- こんな感じでおおむね日本人技術者の人間力が総じて低い。
- 317 名前：774ワット発電中さん mailto:sage [2017/01/05(木) 09:36:32.64 ID:0lxuP3QQ.net]
- 開発を成し遂げる気力もない。
- 318 名前：774ワット発電中さん mailto:sage [2017/01/06(金) 16:31:44.45 ID:IaMy/duH.net]
- シンセシスにErrorが出て、朝からずーっとデバッグしてきた。
Clean up projectをしてもダメ
ISEを再起動してもダメ
PCを再起動したら、直った。 なんだそれ。そんなん有りですか?
1日パーになってしまいました。
- 319 名前：774ワット発電中さん mailto:sage [2017/01/06(金) 23:27:09.01 ID:wdAEXOON.net]
- Ｘｉｌｉｎｘなんかつかうからそーなるんじゃ
- 320 名前：774ワット発電中さん mailto:sage [2017/01/07(土) 00:45:51.47 ID:JI3sGGp2.net]
- 罪人窟って？
- 321 名前：774ワット発電中さん mailto:sage [2017/01/07(土) 11:17:46.77 ID:McocLmX5.net]
- >>310
ALTERAだと、そんなことは無いのでしょうか?
- 322 名前：774ワット発電中さん mailto:sage [2017/01/09(月) 23:57:03.05 ID:7svICSJS.net]
- はい
- 323 名前：774ワット発電中さん [2017/01/10(火) 12:28:57.00 ID:oowlH8BE.net]
- ALTERA って、使っている会社や使ってる人が多いけど、
どこらへんに魅力があるのかな。
・チップの性能がいい
・チップが安い
・商社の営業ウマンが可愛い
・ツールが分かり易い
・動作速度が速い
・
- 324 名前：774ワット発電中さん mailto:sage [2017/01/10(火) 20:34:41.28 ID:xfFuamSW.net]
- ・書籍や講習が多い
これではないかと、トラ技の特集もAlteraばかり
- 325 名前：774ワット発電中さん mailto:sage [2017/01/10(火) 20:43:34.22 ID:EXUobBm/.net]
- >>314
でも、世界的シェアはXilinxの方がずっと大きいんだよな
- 326 名前：774ワット発電中さん [2017/01/11(水) 00:21:15.75 ID:6m20KORt.net]
- 確かにある寺の講習やしょせきは多いね。
なんでザイリンクスも、もっとバンバンやらないのかなあ。
大口が決まってるから、こまけえこたあいいんだよ、
ってことかな。
代理店だったテッドの営業が、下手だったのかなあ。
- 327 名前：774ワット発電中さん [2017/01/11(水) 00:22:54.37 ID:6m20KORt.net]
- 確かにある寺の講習やしょせきは多いね。
なんでザイリンクスも、もっとバンバンやらないのかなあ。
大口が決まってるから、こまけえこたあいいんだよ、
ってことかな。
代理店だったテッドの営業が、下手だったのかなあ。
- 328 名前：774ワット発電中さん mailto:sage [2017/01/11(水) 00:44:47.40 ID:M7CietzE.net]
- 販促にかなり力入れてるイメージだな
雑誌にせよボードにせよ、かなり思い切った値段で提供したりする（原価�
- 329 名前：р黶H）
実際驚く程安いボード出してたが売り切れたら追加なし、それで終わりだったな
その辺が入門者を引き付けてるんだろ
あとツール、Xiみたいにバッサリ変えたりしない
デバイス自体は特に目立った処な無し、寧ろXiの方が良さそう [] - [ここ壊れてます]
- 330 名前：774ワット発電中さん mailto:sage [2017/01/11(水) 14:01:34.06 ID:LXvG1GAk.net]
- >寧ろXiの方が良さそう
そうそう。
それにあぐらをかいているように見える。
今の若者が将来のデバイス選定をするのに。
「えっ?! ザイリンクスですか?」と驚かれる今日この頃
- 331 名前：774ワット発電中さん mailto:sage [2017/01/11(水) 20:09:21.04 ID:chn0PHXE.net]
- おいらも仕事やるまでは、アルテラが多数派だと思てた。
- 332 名前：774ワット発電中さん [2017/01/11(水) 22:36:25.58 ID:LXvG1GAk.net]
- >>321
ん？
- 333 名前：774ワット発電中さん [2017/01/11(水) 22:38:12.01 ID:7F1P3HKh.net]
- うちも治具作りでFPGA使うという話してた時はAという
選択肢は存在しなかったな
理由はわからないけど大人の事情が殆ど全てな感じだった
ホビーユースだと「今は」確かにXの安い環境少ないけどね
- 334 名前：arisa ◆QaHT6HayjI mailto:sage [2017/01/13(金) 04:09:40.78 ID:Op75bIRN.net]
- Xilinxは高度なIPコアがおおむね無料なんですよ。昔から。
そこにあぐらをかいて大崎でふんぞり返っていたXilinxは、Intelに買収されたALTERAちゃんにシェアを食われて、メシウマ！！
- 335 名前：774ワット発電中さん mailto:sage [2017/01/13(金) 07:58:22.72 ID:Pp7VVFbW.net]
- 大崎って何？
- 336 名前：774ワット発電中さん mailto:sage [2017/01/13(金) 08:04:47.10 ID:VS8R+H4L.net]
- >>325
アートヴィレッジ大崎セントラルタワー
オーストラリア人の社長がワーカホリックらしいな。
- 337 名前：774ワット発電中さん [2017/01/13(金) 10:03:53.01 ID:4D7XNnzP.net]
- シェア食われてるの？
- 338 名前：774ワット発電中さん mailto:sage [2017/01/15(日) 03:40:34.52 ID:mkHj70jg.net]
- >アートヴィレッジ大崎セントラルタワー
雨でも駅からビルまで濡れずに行ける。
1階のマクドナルドとおにぎり屋さんが好きだった。
1階のコンビニで、初めてレジ待ちの並び方を覚えたっけ。
Xilinxのセミナーにはよく行ったなぁ。
セミナー室が地名になってるんだよね。
受付のお姉さんが綺麗な人だった
- 339 名前：774ワット発電中さん mailto:sage [2017/01/17(火) 13:43:31.77 ID:oLdUmw7q.net]
- >>328
最近のXilinxの受付は日本語話せるのかｗｗ
- 340 名前：774ワット発電中さん mailto:sage [2017/01/18(水) 01:04:28.99 ID:6a36KCqw.net]
- 初心者がこれからVerilog学ぶにあたってのオスス本教えてケロ
- 341 名前：774ワット発電中さん mailto:sage [2017/01/18(水) 01:55:31.15 ID:/q5NhjGv.net]
- >330
木村真也さんの本がいいですよ。トラ技スペシャルNo.95など
教えてください。
Verilogで、functionの練習をしていますが、いくつか教えてください。
1. 変数の記述
・通常のところで wire で繋ぐところを reg で宣言
・regなのに assign は不要で、いきなり a = b; と書く
ようです。
間違いそうで怖いです。
みなさんは、どのようにして間違いを予防していますか?
functionの中の変数だけ特別な変数名にしている、とかです。
2. 引数の順番は、
functionの中身の先頭の input xxxx の順番で引き渡す方法しか できないのでしょうか?
通常のインスタンシエーションのように、hoge ( .a( A ), .b( B ), ...)
のように「組み合わせ」で書けないのでしょうか。
3. 出力
入力はfunctionの先頭でinputを宣言しなければ、function以外からでも値を引っ張ってくるようです。
これもドキドキものだと思いますが、
出力もfunction外部の変数に直接アクセスできるのでしょうか?
functionは、便利なものですが、上記のようにちょっと書き方が違っているので
困惑しています。
よろしくお願いします。
- 342 名前：774ワット発電中さん mailto:sage [2017/01/18(水) 06:56:25.78 ID:2VBxTgwm.net]
- >>331
Verilogは論理回路と直接関係ないと知っとくこと。
- 343 名前：arisa ◆QaHT6HayjI mailto:sage [2017/01/18(水) 07:28:31.41 ID:FfyRVatf.net]
- >>331
functionそのものが、どういう論理回路が生成されるかわからないので、オレサマ使ったことないし使えません。お答えできず申し訳ございません。
実務で使えと言われたことはまだ無いね。いろんな会社を派遣で転々としているけど・・・
- 344 名前：774ワット発電中さん mailto:sage [2017/01/18(水) 09:46:18.58 ID:LyyhIxq0.net]
- 予防なら、スクリプトで簡単な記述ミスや、ついでにコーディングルール違反は潰す。
一時変数でもregをwireのように使うなら、always記述でも いいじゃんとなる。
複数ブロックに跨っても代入文を書けば、そのようにシミュレートされる。ご法度でもね。
ワイはalways派なので、普段はfunctionを使わない。
- 345 名前：774ワット発電中さん mailto:sage [2017/01/18(水) 12:30:26.38 ID:s/FuukKw.net]
- みなさん、どうもありがとうございます。
みなさんの仰ることは、とてもよくわかりました。
本やネットで調べると、functionよりalwaysで書く人が多いらしく、
理由も納得できました。
×functionは、bit幅の間違いを起こしやすい。記述が多い。
×alwaysは、ラッチを作りやすい、というか記憶する回路になってしまう。
とのことで、ラッチを生成する原因はcase文の記述漏れらしいです。
case文で、全部のケースを書かなかったり、defaultを書かないような書き方は
しないので、僕もalwaysで書こうと思います。
ありがとうございました。
しかし、ここでもう1つ疑問が湧きました。functionでは以下のような書き方ができて
スマートに感じますが、alwaysでも同じような書き方はできるのでしょうか?
assign A = func( a, b );
assign B = func( s, r ); // 複雑な組み合わせ回路が1行で書けて
assign C = func( q, k ); // 全体の見通しが良いです。
assign D = func( z, P );
こういう場合、alwaysの記述だと、どのようにすれば良いのでしょうか。
- 346 名前：774ワット発電中さん mailto:sage [2017/01/18(水) 13:12:14.84 ID:LyyhIxq0.net]
- そういうのはfunction向き。若しくは別モジュールにしてインスタンシエート。
- 347 名前：774ワット発電中さん mailto:sage [2017/01/18(水) 13:20:52.39 ID:s/FuukKw.net]
- なるほど、忘れてました。
ありがとうございます。こんな考え方で良いでしょうか?
ALWAY UA ( .u(a), .v(b), .w(A) );
ALWAY UB ( .u(s), .v(r), .w(B) ); // こうすれば、見やすいですね。
ALWAY UC ( .u(q), .v(k), .w(C) );
ALWAY UD ( .u(z), .v(P), .w(D) );
module ALWAY (
input u, v,
output w
);
a;ways @ (*) begin
case(xx)など functionと同じもの
end
endmodule
- 348 名前：774ワット発電中さん mailto:sage [2017/01/18(水) 14:52:56.11 ID:oe5wAuIZ.net]
- >>331
>3. 出力
>入力はfunctionの先頭でinputを宣言しなければ、function以外からでも値を引っ張ってくるようです。
>これもドキドキものだと思いますが、
出力もfunction外部の変数に直接アクセスできるのでしょうか?
function 内部で宣言した変数以外は、外部の変数が参照される。もちろん、代入すれば影響が出る。
スコープについて勉強するといいよ。
あと、合成できるかどうかはまた別の話だからね。
- 349 名前：774ワット発電中さん mailto:sage [2017/01/18(水) 15:01:32.02 ID:5r4xp1UJ.net]
- 階層跨いだ接続
シュミレーションは可能だけど、合成で弾かれるんじゃなかったかな
- 350 名前：774ワット発電中さん mailto:sage [2017/01/18(水) 15:21:20.20 ID:Aslqu8RE.net]
- systemverilogがもっと一般的になればいいのになぁ
- 351 名前：arisa ◆QaHT6HayjI mailto:sage [2017/01/18(水) 19:17:43.36 ID:FfyRVatf.net]
- >>335
その辺、ＳＴＡＲＣ本を読むといいです。
ただ、そこまで気に病むことじゃない。
世の中そこまでveriogの記述を気にする奴はなかなかいないので、そこを追求すると１�
- 352 名前：O年後高収入になるかもしれないし、
奴隷のように使われるかもしれない。
がんばれ [] - [ここ壊れてます]
- 353 名前：arisa ◆QaHT6HayjI mailto:sage [2017/01/18(水) 19:21:15.54 ID:FfyRVatf.net]
- >>337
最初は
a;ways @ (*)
使わない方が良いかもしれない。
コンピュータ言語上がりとか、若い人は使いたがるけど。
セレクタだと余計なラッチが生成されて、
always @(posedge CLK)
で、同期回路をきちんとつくろうとしたときに、罠になる。
周りに聞く人がいないというのもつらいね・・・
- 354 名前：774ワット発電中さん mailto:sage [2017/01/18(水) 21:43:04.59 ID:s/FuukKw.net]
- >>342
ありがとうございます。
>セレクタだと余計なラッチが生成されて、
この表現は、あちらこちらでよく見かけます。verilogの講習に行ってもいわれます。
>>342の言う「セレクタだと余計なラッチが生成されて」というのは、
本来は「組み合わせ論理回路」を組んだつもりなのに、
意図せずに「記憶してしまう回路」が生成されてしまう、という意味ですよね。
それがたまたま「ラッチ」だったというだけで、
「記憶してしまう回路」にフリップフロップが生成されても、同罪という理解でよいでしょうか?
あるいは、
「HDLの中で、ラッチは完全に悪。使い道ないし」ということでしょうか?
FF = clockの↑で、D→Qにcopyするもの
ラッチ = ANDとかのゲートが自己保持になって、clockに関係なく記憶されてしまうもの
始末に負えない
- 355 名前：774ワット発電中さん mailto:sage [2017/01/19(木) 06:54:57.71 ID:UrpvSdoA.net]
- >>343
まぁそんな感じだけど、verilog言語マニアとして転職すればｗ
パソナ テクノプロ あたりで3ねんぐらい奴隷すれば報われるか報わないかは自分次第
- 356 名前：774ワット発電中さん mailto:sage [2017/01/19(木) 08:14:45.66 ID:HL+PmyOm.net]
- 流れからして、デコーダ話だからな
それなら、ラッチが生成される要因として
defaultの書き忘れより、sensitivity list の漏れの方が多いから
aｌways @ (*) を使うのは理にかなってる
ラッチが嫌われる原因は、タイミング解析ツール側の事情
要は、ツールとしては対応しない。 この一点だね
（マトモな解析をしない/するつもりも無い、したとても単なる遅延としてだけ扱う）
そのへんのリスクを熟知した上で使うなら、別に問題は無いよ
- 357 名前：774ワット発電中さん mailto:sage [2017/01/19(木) 13:36:35.39 ID:tAbAsBwd.net]
- ありがとうございます。
>タイミング解析ツール側の事情
>要は、ツールとしては対応しない。 この一点だね
なるほど、そういうことなんですね。
確かに、clockで刻々と進んでいくほうが、解析はしやすいですから。
「不意なラッチ」は、いつ発生するかわかんないので、
とても細かく自艦を移動させないといけないから。
ラッチについては、納得できました。
・ラッチは回路として害ではない。
・しかし、HDLの世界では、clockに同期しない部品や回路は使わないから
ラッチは使われないし、嫌われ、悪者扱い。
・入力で、出力が一義に決まる組み合わせ論理回路を作成したのに、
default忘れや、センシティビティリスト忘れにより、記憶される回路ができてしまう。
このときの動作としては、ラッチ動作となる。
・デバッグが大変なので、記述に注意する。
・ツールはWarningさえ出してくれない。(QuartusはWarningしてくれるらしい)
- 358 名前：774ワット発電中さん mailto:sage [2017/01/19(木) 14:23:45.45 ID:nwvH33gR.net]
- ２ちゃんの書き込みを真に受けないほうがいいよ。
- 359 名前：774ワット発電中さん [2017/01/19(木) 14:38:20.37 ID:tAbAsBwd.net]
- >>347
エッ！？ 何かまずいでしょうか？
皆さん親切に教えてくれますけど。
ヤバいすか？
- 360 名前：774ワット発電中さん [2017/01/19(木) 14:43:28.52 ID:6aO5cnU9.net]
- https://youtu.be/quIHgwuF6r4
- 361 名前：774ワット発電中さん mailto:sage [2017/01/19(木) 19:47:16.93 ID:qHu4BeNr.net]
- >>348
親切に嘘を（わざと）教えているときもあるし、
教えている側が間違った情報を信じていることもある。
- 362 名前：774ワット発電中さん [2017/01/22(日) 08:43:19.69 ID:uAaO1HiJ.net]
- >348
今時Verilogなんて使わないよ。CAD入力だよ。デバッグでちょっと触るくらいだね。
NETをCAD接続する以外は自動プログラミングだからそんな問題は発生しない。
- 363 名前：774ワット発電中さん mailto:sage [2017/01/22(日) 11:37:37.73 ID:1p8H75rF.net]
- 紙に回路図書いてからVeriog書くより
CAD入力の方が良いよね。
- 364 名前：774ワット発電中さん mailto:sage [2017/01/22(日) 12:15:11.99 ID:qcbZbtWP.net]
- スケマってバージョン管理どうするの？
- 365 名前：774ワット発電中さん mailto:sage [2017/01/22(日) 14:28:44.43 ID:LnNxdoWt.net]
- 日付入れて保存しろよ。
- 366 名前：774ワット発電中さん mailto:sage [2017/01/22(日) 15:11:46.23 ID:6kEvwd4g.net]
- >>351
えっ？
- 367 名前：774ワット発電中さん [2017/01/22(日) 16:11:33.37 ID:uJew+LJy.net]
- トップ階層は、回路図がいいよね。
- 368 名前：774ワット発電中さん mailto:sage [2017/01/22(日) 16:26:31.41 ID:zNHTiIwV.net]
- なわけねーだろ結線手作業でやるやつはマジで死んでくれ
- 369 名前：774ワット発電中さん mailto:sage [2017/01/22(日) 16:46:58.68 ID:0BZ8HODP.net]
- ２ちゃんの書き込みを真に受けないほうがいいよ。
↑
皆さん親切に教えてくれますけど。
↑
親切に嘘を（わざと）教えているときもあるし、教えている側が間違った情報を信じていることもある。
↑コレに便乗して
今時Verilogなんて使わないよ。CAD入力だよ。(ﾆﾔﾆﾔ)
ネタと真実との境界があいまいになると怖い。
- 370 名前：774ワット発電中さん mailto:sage [2017/01/22(日) 17:30:40.59 ID:TQqw26yh.net]
- Beyond the truth.
- 371 名前：774ワット発電中さん mailto:sage [2017/01/23(月) 08:10:56.21 ID:F5mtZNaH.net]
- 間違いを釣り化して逃げる常套手段
- 372 名前：774ワット発電中さん mailto:sage [2017/01/23(月) 08:28:35.87 ID:Q4pNXoQ4.net]
- vivadoはtopはGUIで配線してvelilogは自動生成出来るよ。ブロック図のイメージ。
https://encrypted-tbn3.gstatic.com/images?q=tbn:ANd9GcQQmwSsk4zn7T1vdHmmJYgnJaiJ0cJmEXM_NtxM784t3ikga8ThnpSjfwVl
- 373 名前：774ワット発電中さん mailto:sage [2017/01/23(月) 09:50:56.09 ID:NNu1F1pI.net]
- CAD入力でドヤ顔がレベル低くてキモイ
- 374 名前：774ワット発電中さん mailto:sage [2017/01/23(月) 10:46:11.08 ID:B5eRi1o9.net]
- 素人には図がわかりやすい。
素人でなくても理解する気のない人には図がわかりやすい。
- 375 名前：774ワット発電中さん mailto:sage [2017/01/23(月) 11:10:15.09 ID:gtzaEjgY.net]
- スケマなんて自動生成出来るだろと言ってみる
- 376 名前：774ワット発電中さん mailto:sage [2017/01/23(月) 22:16:54.82 ID:F5mtZNaH.net]
- その昔はスケマで設計していたが、今はVerilog HDLやVHDLで論理設計して
スケマは論理合成で自動生成されるものを確認を主目的として使う
で意図通りになってない所があったらHDLを修正して再度論理合成
ってのが最近（といってもだいぶ前な気もするが）の方法だという認識だったのだが
これって釣られてるのかな？
- 377 名前：774ワット発電中さん mailto:sage [2017/01/23(月) 23:26:32.57 ID:RRQVSQeV.net]
- 合成後のネットリストなんて滅多なことでは見ないだろ。ECOの時くらいだ。
- 378 名前：774ワット発電中さん mailto:sage [2017/01/23(月) 23:52:29.49 ID:pwbAuse4.net]
- シミュレーションで確認だよね。
あとタイミングドリブンレイアウトでタイミングチェック
- 379 名前：774ワット発電中さん mailto:sage [2017/01/25(水) 04:08:52.56 ID:hCL8RwuQ.net]
- 今どきは、FPGAの内部を自分で配線する人はいないでしょうか?
- 380 名前：774ワット発電中さん mailto:sage [2017/01/25(水) 04:26:31.04 ID:hnOuEXGa.net]
- フロアプランナーとかで中身いじるのは
よほとの時じゃね?
- 381 名前：774ワット発電中さん mailto:sage [2017/01/26(木) 15:30:10.42 ID:9vpQ3jRO.net]
- 配線まで弄ったことはないな。ざっくりとした領域指定や、
クロックバッファのインスタンス指定までやらかしたことはあるけど。
- 382 名前：774ワット発電中さん mailto:sage [2017/01/26(木) 22:16:57.01 ID:BiD2aCt6.net]
- >>368
昔からそんな人いません。
- 383 名前：774ワット発電中さん [2017/01/28(土) 05:36:38.60 ID:LPs0O4WE.net]
- 昔のように例えばマクロセルが５００以内程度の小さい回路はHDLの方が効率が
いいが、でかい回路になるとスケマでないと理解できなくなる。
HDLはモジュール間結線が空間的に配置できないから直観的に大局を把握できない。
古い技術者は
- 384 名前：昔のCAD回路図がHDLに変わる過程の劇的な効率アップをしっているので
なかなかHDLから離れることができない。ところが今時HDLなんて書き古したものを
コピーするだけで済むから、もっぱら上位概念をスケマで書く方が主流だ。
VerilogもVhdlもモジュール結合の記述に致命的な欠陥がある。
この欠陥がなければ、もう一桁上までHDLでも書けるがそこが限界だ。もうすでに
HDLで書く時代は終わった。 [] - [ここ壊れてます]
- 385 名前：774ワット発電中さん [2017/01/28(土) 06:16:02.97 ID:LPs0O4WE.net]
- Verilogは稀に見る馬鹿な言語仕様で大局を記述するにはせめて入力と出力を分離して
outlist = module名(inputlist)
こうなっていれば視覚的にわかりやすいが
module名 インスタンス(in,out,ごちゃ混ぜputlist)
１．インスタンス名はいらんだろ馬鹿
２．インアウト分離しろ馬鹿
もちろんVHDLはVerilogをさらに加速した馬鹿仕様
で細部の記述はどうかというと、これがまた酷い。笑えるほど酷いから書く気が失せる。ｗ
- 386 名前：774ワット発電中さん mailto:sage [2017/01/28(土) 06:53:55.93 ID:cb3uVd+h.net]
- だってインスタンス名がないと制約ファイルを記述できないから…
- 387 名前：774ワット発電中さん mailto:sage [2017/01/28(土) 10:21:51.48 ID:PUTlpS25.net]
- >>373
なんだ、ソフト屋か。
- 388 名前：774ワット発電中さん mailto:sage [2017/01/28(土) 11:34:41.40 ID:VNVXTyzf.net]
- ソフト屋にしてもレベル低いな
c++ だって、 instance *inst = new module();
てな感じでインスタンス指定するだろ、無しでどうすんの？
> 入力と出力を分離して・・・
言いたい事は解らんでも無いけど
c だって proc(&parm); とか書けるの許してるから、似たようなもん
要は、習得できない事を棚に上げて文句言ってるだけだな
- 389 名前：774ワット発電中さん mailto:sage [2017/01/28(土) 11:56:32.78 ID:FjAGDNHT.net]
- >>372
ASICは全部HDLで書くのかな？
XilinxのFPGAの場合はIPマクロはHDLで記述して
モジュール間の接続はHDLで書かないよ。
GUIで結線するから分かりやすいよ。
i.imgur.com/4CTsCJ4.jpg
- 390 名前：774ワット発電中さん mailto:sage [2017/01/28(土) 12:34:00.17 ID:PUTlpS25.net]
- >>377
>モジュール間の接続はHDLで書かないよ。
やり方の問題で、GUI も使えるってだけだろ。それしか知らないんだろうけど。
その絵だと分かりやすくもないし。
- 391 名前：774ワット発電中さん mailto:sage [2017/01/28(土) 13:03:04.47 ID:FjAGDNHT.net]
- >>378
いやHDLでも書けるけどさ。
TOPなんてロジックないし配線だけなんだからGUIでよくね？HDLで書く意味あるか？
- 392 名前：774ワット発電中さん mailto:sage [2017/01/28(土) 13:24:50.62 ID:WGBfQ2og.net]
- >>379
前のバージョンとの差分とか取れるの？
GUIで操作したいとは思うんだけど、ツールに依存する感じも好きじゃないんだよなぁ。
- 393 名前：774ワット発電中さん mailto:sage [2017/01/28(土) 14:09:40.20 ID:Ypo5IKvT.net]
- interface使え。
- 394 名前：774ワット発電中さん [2017/01/28(土) 14:22:43.57 ID:LPs0O4WE.net]
- >374
別次元のことは別次元でやったらいい。インスタンスごとに制約ファイルが
必要か？ 必要ならインスタンス名を制約ファイルに書いてもいいじゃないか。
普通は自動生成でいい。3番目のインスタンスならU3でいいだろ。ｗ
>376
馬鹿っぽいな。インスタンス名でアクセスするんならそれでもいい。
両方を書くのがバカっぽいってことだな。
それにしてもC++なんて糞言語は今時つかわんだろ。ｗ
C#やJavaならC++よりも100倍効率がいい。
＞c だって proc(&parm); とか書けるの許してるから、似たようなもん
許してるのは禁止すればいいが、HDLみたいに出来ないのでは話にもならん。
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