- 235 名前：デフォルトの名無しさん mailto:sage [04/01/04 17:11]
- VerilogHDLについて質問させて下さい。
テキストエディタでVerilogHDLを記述し、
MAX+PLUSⅡAdvancedSynthesisにて論理合成、
MAX+PLUSⅡでシミュレーションとしたいのですが
MAX+PLUSⅡAdvancedSynthesisでのコンパイルの際に
Warning: Ignored unnecessary INPUT pin 'CLK'
Warning: Ignored unnecessary INPUT pin 'RES'
Warning: Ignored unnecessary INPUT pin 'SW0'
といった警告文が表示されます。
これのせいでシミュレーションができません。
（Ignoredと書かれたINPUTがシミュレーション段階で表示されないため）
漠然としていて分かりにくいと思いますが、
こいった警告文が出る際に直すべき箇所が分かる方が
いらっしゃいましたらぜひ教えてください。
どんなことでも結構です。お願いします。
