- 1 名前：デフォルトの名無しさん [03/01/30 01:35]
- library ieee;
use ieee.std_logic_1164.all;
もしかして板違い？
- 116 名前：デフォルトの名無しさん [03/04/30 12:56]
- >>114
何故「この時期」？
すごいCPU作るんだ！と意気揚々な新人さんがイパーイだから？
で、しばらくすると理想と現実の差に気づいて意欲喪失？
- 117 名前：デフォルトの名無しさん mailto:sage [03/04/30 15:25]
- >>116
> で、しばらくすると理想と現実の差に気づいて意欲喪失？
その程度の新人は大成出来ないだろうな。
夢見がちなのはもっと困るが。（ｗ
- 118 名前：デフォルトの名無しさん mailto:sage [03/04/30 20:45]
- 大成できなくても、新人は >>113 の本の売れ行きに貢献する…
のは口惜しいから >>114 は立ち読みを薦める。
- 119 名前：デフォルトの名無しさん mailto:sage [03/05/02 16:31]
- >>118
出版社の方ですか？（ｗ
もう少し知的な事を言いましょう。
- 120 名前：デフォルトの名無しさん mailto:sage [03/05/11 04:56]
- 誰かフリーのシミュレータ作ってよ。
下手なもの作るよりよっぽど有名になれるよ。
- 121 名前：デフォルトの名無しさん mailto:sage [03/05/11 18:56]
- 論理シミュレータなら、sourceforge.net あたりさがすと
いくつか出てくるが、物理シミュレータとなったら、
データシートだけで作れるようなシロモノじゃないからのう。
- 122 名前：山崎渉 mailto:（＾＾） [03/05/28 13:11]
- ∧＿∧
ﾋﾟｭ.ｰ ( ＾＾ ） ＜これからも僕を応援して下さいね（＾＾）。
＝〔~∪￣￣〕
＝ ◎――◎ 山崎渉
- 123 名前：デフォルトの名無しさん mailto:age [03/06/22 23:27]
- 少なくともそういうこと言う奴は、近いうちに出てきそうだが…
- 124 名前：デフォルトの名無しさん mailto:sage [03/06/23 00:09]
- SystemCって無料で遊べるらしいな。
論理シミューレータもついてるのかいな？
- 125 名前：デフォルトの名無しさん [03/07/11 23:00]
- VHDL じゃなくて Verilog-HDL なんだけど、質問して良い？
今日はじめてVerilog-HDL 習ったんだけど、
計算精度が良くわからんので、以下の結果と解説きぼんぬ。
wire [3:0] a1, a2, a3, a4, a5, a6;
assign a1 = 3'b100 + 3'b100;
assign a2 = (4'b1000 + 4'b1000) >> 1;
assign a3 = 5'b10000 >> 1;
assign a4 = 4'b1111 << 16 >> 16;
assign a5 = 4'b1111 << 16 >> 16 ^ 16;
assign a6 = 4'b1111 << 32 >> 32 ^ 32;
- 126 名前：デフォルトの名無しさん mailto:sage [03/07/11 23:13]
- >>125
自分で合成すりゃわかるだろ
解説だけしてみる
a1 a2) 加算は暗黙のキャリーが最上位に足されるのでビット数が1つ増える。
a2 a3) ビットの拡張は暗黙的に行われるが縮約は行われない。
a4 a5 a6) ﾏﾝﾄﾞｸｾ
- 127 名前：デフォルトの名無しさん [03/07/11 23:23]
- >>126
結果はわかるんだが、理由がわからんのだよ。
なぜ a4 と a5 が異なるのか。
なぜ a5 と a6 が異なるのか。
...
- 128 名前：山崎 渉 mailto:（＾＾） [03/07/15 09:55]
-
__∧＿∧_
|（ ＾＾ ）| ＜寝るぽ（＾＾）
|＼⌒⌒⌒＼
＼ |⌒⌒⌒~| 山崎渉
~￣￣￣￣
- 129 名前：デフォルトの名無しさん mailto:age [03/07/24 19:12]
- |-`).衆(・・・・・・・・・)
- 130 名前：デフォルトの名無しさん mailto:sage [03/07/24 19:13]
- ieeeって小文字で書くとなんかまぬけだなぁ。
- 131 名前：論理合成可能なBASIC [03/07/24 22:34]
- >102
諦めるんじゃねー。
作るんだよ。作ってStallman様に献上して、GNU logical simulator
の名を、栄誉を受けるんだ。そして、EDAベンダ「概要」「拍子」の
ビジネス基盤を・・・。
そしてキミは半導体産業の救世主となる。
怒った「概要」「拍子」連合はゴルゴ13を雇うこと必至。
そこからがキミの本当の戦いだ。
- 132 名前：山崎 渉 mailto:（＾＾）sage [03/08/02 02:22]
- （＾＾）
- 133 名前：デフォルトの名無しさん [03/08/15 14:12]
- >>80
おそらく、日経の記事自体は外国（アメリカ？）人が書いているんですよね。
要は、悪質なＥＤＡベンダかＩＰベンダ、コンサルタントとが自らの収益を上げるために、
プログラミングの世界から回路設計の世界へ人を誘導して、回路の事を知らない人間
から金を巻き上げるために意図的に書いている原稿でしょう。
金をつぎ込んだ利用者は一応開発は成功するが、利益はベンダに持って行かれて、
また、巻き込まれて怪我をする人間も大勢出る。でも、悪質なベンダは自分さえ儲かれば
良い。
まあ、自衛できずに騙される人間も悪いかもしれないが、この辺りの事情は知っている筈なのに、
それを誌面に掲載して、この業界を混乱させる片棒を担いでいる日経は×。悪質な記事は掲載
してはいけない。だってこれって詐欺の幇助に近くない？しかも公の雑誌で。
- 134 名前：デフォルトの名無しさん mailto:sage [03/08/15 14:33]
- >>133
日経とは消費を煽るためだけの媒体だから問題ないんでしょ。
問題なのはあんなものに書かれたことを鵜呑みにしてしまう
おめでたいひとの頭の方。
- 135 名前：山崎 渉 mailto:（＾＾） [03/08/15 15:10]
- (⌒V⌒)
│ ＾ ＾ │＜これからも僕を応援して下さいね（＾＾）。
⊂| |つ
（＿）（＿） 山崎パン
- 136 名前：デフォルトの名無しさん [03/08/16 18:11]
- 保守
- 137 名前：デフォルトの名無しさん [03/08/17 23:53]
- 実際の所、ソフト屋あがりのHDL使いって、
どんな目的の、どれくらいのゲート数の回路を設計してるの？
- 138 名前：デフォルトの名無しさん mailto:sage [03/08/18 00:21]
- >>137
ただのアルゴリズム検証ではないかな？
正直、ソフト上がりが使い物になるレベルに達するには
相当時間がかかるよ。
- 139 名前：デフォルトの名無しさん [03/08/18 01:05]
- >>138
最近は、ゲートレベルまでは突っ込んでできるほど、回路規模が小さくないから、
みんなRTLだと聞いているけど、それでも、ソフトあがりは出番なしかな？
- 140 名前：デフォルトの名無しさん mailto:sage [03/08/18 01:32]
- >>139
RTLを書こうとするとかなりハードに精通してる必要がある。
ゲートレベルとRTLでは比較にならないが、そもそもゲートレベルを
表現するためにHDLが存在するわけではない。
- 141 名前：デフォルトの名無しさん mailto:sage [03/08/19 01:33]
- >>137
本業ソフト屋(いや、すでに鯖屋だな…)で
日曜工作でVerilogいじって遊んでます。
CQのStratix EP1S10 基板使って遊んでますが
面積いっぱいいっぱいでそれでも内部160MHzで回ってます。
つーかバス速度が10MHzそこらの時代に基板起こしたことがありますが(w
漏れ思うに、やっぱりデバイスの知識がない人間が書いた
論理はｳﾝｺだと思うわ。
Verilogはすれ違いなのでsage
- 142 名前：デフォルトの名無しさん mailto:sage [03/08/19 03:14]
- >>141
Verilogは、ｃに近いからソフト屋には馴染みやすいかもね。
次はシステムｃの時代だろうからもっとやりやすくなるだろう。
でも、やっぱりハードをある程度解ってないと（以下略
- 143 名前：デフォルトの名無しさん [03/08/19 05:13]
- ハードに精通していると言えるのは、どの程度のことを知ってないといけないの？
- 144 名前：デフォルトの名無しさん mailto:sage [03/08/19 09:13]
- >>141
具体的になに作ってるんだい？興味ありあり。
教えてクレクレ
- 145 名前：デフォルトの名無しさん mailto:sage [03/08/19 12:39]
- >>143
RTLとは何かとか、クロックとデータの関係を理解している必要が
あるだろうね。
- 146 名前：デフォルトの名無しさん mailto:sage [03/08/19 21:41]
- RTLレベルの言語設計やっていると、ビヘイビアレベルの言語設計で
どこまでできるのか、興味あり、冗長回路ができそうな、複雑な気分。
- 147 名前：教えて訓 mailto:sage [03/08/20 12:51]
- ただでVHDLを使えるツールをダウンロードできるサイトを教えてくれ
- 148 名前：デフォルトの名無しさん [03/08/20 13:08]
- >>147
例えば、www.altera.co.jp/ とか？
ここに限らずFPGAのメーカーって、有料の開発ツールのほかに、
無料のバージョンも用意しているみたい。
- 149 名前：デフォルトの名無しさん mailto:sage [03/08/21 00:55]
- また、DesignWaveの付録にCPLD基板が付くみたいだね。
今度はLEDとかも載るようで。
- 150 名前：デフォルトの名無しさん mailto:sage [03/08/21 04:00]
- >>149
来月発売のやつだね。楽しみ。
- 151 名前：148=150 mailto:sage [03/08/21 04:03]
- ところで、148に書いたリンク先で、試しにQuartus II Web Editionを
ダウンロードして、ライセンスキーも入手したんだが・・・
（製品版をアルバイト先で使っているので）
インストールしようとしてダウンロードした .exe ファイルをダブルクリックしても、
ファイル展開中に「×」というマークだけのダイアログが表示されて、
インストーラーが起動しないや。別のフォルダに移動してみたり、いろいろやった
けど、だめ。
- 152 名前：デフォルトの名無しさん mailto:sage [03/08/21 10:27]
- >>151
まさかW98とかWMEに挿れようとしてるんぢゃねーだろな??
ｳｿｺｰ
- 153 名前：148=150 mailto:sage [03/08/21 10:43]
- >>152
なるほど。
WinXP だけど、HomeEdition なんだよなぁ・・・ そのせいかも知れない。
インストーラーは Win2000 か XP Pro かのチェックしかしてなかったりして。
旧バージョンはWin98とかにも対応しているらしいけど、さて、どうしようかな。
- 154 名前：141=152 ◆TMMMMMMMMM mailto:sage [03/08/21 14:26]
- >>144
もの凄い勢いでCrypt(3)を計算するマシーンです。
>>153
WXP の基本構造は W2k と対して変わらないはず(つまりWMEとかと違う)
ので、何が悪いんだろうね、それはわからないけど、
Home editionは、いくつかファイルが欠けてたりするから、そういう問題かな?
手元に XP Home がないので追試することができん。
- 155 名前：デフォルトの名無しさん mailto:sage [03/08/21 21:45]
- >>149
デザインウェーブマガジンのページみたけど、
基盤にFPGAとレギュレータ（おそらく2.5Vと3.3V）だけだったね。
ダウンロード回路とかクロック源とかは自作しる、ということか・・・
でもほすぃ。
- 156 名前：デフォルトの名無しさん mailto:sage [03/08/22 21:02]
- その程度の知識しかない奴は買うなって事だよ。
- 157 名前：デフォルトの名無しさん mailto:sage [03/08/23 01:16]
- クロック源つーたって、楽にすませたければOSCつけりゃいいし。
ダウンロード回路なんて、別に面倒くさければ買うことだってできるし。
買うつもりだけど、また放置しそうだなぁ・・・・
- 158 名前：デフォルトの名無しさん mailto:sage [03/08/23 01:47]
- >>156
155は漏れだけど、言い訳させてくれよぅ。
仕事でFPGAを含むロジック回路を作っているので、
クロックとかダウンロード回路も、
自作の面倒くささは体験ずみだから、
ぼやいちゃったわけです。
まぁ知識ないってのは当たっているけどさ。
- 159 名前：デフォルトの名無しさん mailto:sage [03/08/23 02:32]
- >>158
簡単だよ。
知識が無いって言うより不器用なんだな。
やっぱ逝ってよしだ。（ｗ
- 160 名前：デフォルトの名無しさん mailto:sage [03/08/23 16:35]
- >>159
負けず嫌いの奴だな（ｗ
- 161 名前：デフォルトの名無しさん mailto:sage [03/08/23 20:04]
- >>159
あのぅ・・・回路自体が複雑じゃないってのは同意だけど、
ユニバーサル基盤でジャンパ線をハンダ付けする面倒くささって
解んないかなぁ・・・(´･ω･`)
器用な人がうらやますぃよ。
VHDLと関係ない話になってしまってごめんよぅ。
- 162 名前：デフォルトの名無しさん mailto:sage [03/08/24 00:34]
- >>161
全然面倒臭くないよ。
それどころか楽しい。
- 163 名前：デフォルトの名無しさん [03/10/03 19:35]
- 保守age
- 164 名前：デフォルトの名無しさん mailto:sage [03/10/03 21:55]
- >>162
（ ´,_ゝ`）ﾌﾟｯ
- 165 名前：デフォルトの名無しさん mailto:sage [03/10/04 00:45]
- >>164
不器用は氏ね
で良いのか？流れ的に
- 166 名前：デフォルトの名無しさん [03/10/14 20:44]
- しまった！興味を持ったら先月号になっちまったぞ！＞DesignWave
バックナンバーとしてゲトする価値アリ？
それとも秋月のPICプログラマキットのFPGA版みたいなもののほうが
全部まとまってて楽かしらん。
- 167 名前：デフォルトの名無しさん mailto:sage [03/10/14 20:56]
- >>166
www.cqpub.co.jp/eda/Stratix/default.htm
こういうのか。
( д ) ゜ ゜ﾀｶｰ
- 168 名前：デフォルトの名無しさん mailto:sage [03/10/14 21:15]
- 他にはヒューマンのがあるけど安くはないね。
- 169 名前：２７歳＠風邪と欝で有休 mailto:sage [03/10/15 10:17]
- 凡人のソフト上がりじゃたぶん、苦労するだろうな。
ちなみに凡人以下幼稚園児以下な俺は、三年たっても
ダメぽ。そろそろ潮時かなとーさん。
- 170 名前：デフォルトの名無しさん mailto:sage [03/10/15 11:00]
- >>169
取り敢えず簡単な電気の基礎から入れ。
言語だけわかっても現実に使えなければ全くの無意味だからな。
- 171 名前：デフォルトの名無しさん mailto:sage [03/10/15 15:16]
- >>166
10月号買おうかと思ったら在庫ﾅｼだってさ…
しかたないからFPGAとユニバーサル基盤買ってくるか
- 172 名前：デフォルトの名無しさん mailto:sage [03/10/15 17:59]
- >>171
そりゃ乗り遅れたお前が悪い。
- 173 名前：デフォルトの名無しさん [03/10/15 18:17]
- >>171
漏れは2冊ゲトした。どうだ？うまやらしいか？
- 174 名前：デフォルトの名無しさん mailto:sage [03/10/15 18:18]
- 漏れ五冊。
一冊五千円でお売りします。
- 175 名前：デフォルトの名無しさん mailto:sage [03/10/15 20:23]
- まぁ大半はコンフィグレーションROMは愚かダウンロードケーブルも作らんから
乗り遅れた人もマイペースでやっていけばいいさ・・・。
FPGAボードの製作を当分の目標として電子工作でもすれば、プリント基板
の入門もできる。
- 176 名前：デフォルトの名無しさん [03/10/15 20:54]
- ところでこのスレでの電気ってのはどれくらいの知識なんだろうかと疑問。
まぁフリップフロップは基本中の基本ってことでいい？
もちろんRS,T,D,JKなどなど。もちろん負論理も正論理も知っているということか。
間違ってもANDとORとNAND、NOR、XORは知らないとごみとして捨てられるというわけ？
- 177 名前：デフォルトの名無しさん mailto:sage [03/10/15 21:21]
- >>176
論理回路がどんな動きをするかは基本中の基本だろうな。
F/Fはその後で良いがこれも基本中の基本。
どっちも知らないと話にならんのでは？
- 178 名前：デフォルトの名無しさん mailto:sage [03/10/15 23:05]
- >>177
いやこのスレに書き込んだ香具師みんなこれくらい知っているんだろうなと思っただけだよ
- 179 名前：デフォルトの名無しさん mailto:sage [03/10/15 23:19]
- FFの種類（RS,JK etc.）について
基礎知識として持っているに越したことはないが、
VHDLでコーディングする際には不要な知識。
例えばRS_FFやらJK_FFというcomponentを作って
top entityでそれらを組み合わせる・・・
・・・なんてコードを組んでしまう設計じゃ、
言語設計の意味がなくなってしまう。
（年輩の技術者がVHDLを習うと、
どうしてもこういう設計をしてしまう模様）
RTLレベルで信号の流れをイメージ化して
コードを組むことができれば、
VHDLを使う限りにおいては一応合格ではなかろうか。
といいつつ、実機でのdebugレベルになると
間欠症状の不具合を考えるとき、
setup/hold timeの概念も持っていないと、
論理が正しいのに、なぜ！と嵌ってしまう罠。
- 180 名前：デフォルトの名無しさん mailto:sage [03/10/16 00:31]
- >>179
HDLでRSFF系のFFってのは論外だし、そもそもFPGA等では禁じ手の一つだよ。
そもそもそんな非同期な回路を書く為の物では無いしね。＞HDL
しかし論理回路を理解する上で知っていて欲しい知識ではある。
今となってはあくまで知識レベルであって必須では無いが。
- 181 名前：デフォルトの名無しさん mailto:sage [03/10/16 00:53]
- >>180
そうそう、VHDLセミナーを受講した際に、
講師が口酸っぱくして言っていたのが
「同期回路の設計！ゲートクロックを使うな！」
だった。
元々ソフト屋だったので、その概念を抵抗なく受け入れられたけど、
74シリーズでハードを組んでいた年輩の技術者にとっては、
どうも馴染めないようですな。
- 182 名前：デフォルトの名無しさん mailto:sage [03/10/16 02:18]
- 同期非同期ってのは
同期
「ホレッ」
「イヤーン」
非同期
「ホレッ」
「アッアッアッ・・・イヤーン」
こんな感じですか？
- 183 名前：デフォルトの名無しさん mailto:sage [03/10/16 02:30]
- >>182
つまんね
- 184 名前：デフォルトの名無しさん mailto:sage [03/10/16 04:40]
- VHDLなんかよく書けるな。そりゃそういう仕事請け負ってこられて書かされるような
会社ならしゃーないんだろうが。プログラム言語を知ってるならあの仕様は苦痛な
だけだろ？コンパイルオプションなんか事実上無いに等しい。おまけになんであんなに
長い予約語にしたんだ。生産性超低し。Verilogもかったるいけど、VHDLと比べると
ぜんぜんまし。少なくとも苦痛じゃない。
#そろそろ、まともに使えるフリーのシミュレータと論理合成ツールってでないものかね。
#ハードゥエアベンダは情報提供嫌がるだろうな。
- 185 名前：デフォルトの名無しさん mailto:sage [03/10/16 05:14]
- >>184
別に何とも思わんね。＞VHDL
逆にVerilogの曖昧に出来てしまう記述の方が合成の時
不安になるから結局似たような厳格な記述になる。
少なくとも言語の優劣を語っても無意味。
- 186 名前：デフォルトの名無しさん mailto:sage [03/10/16 12:41]
- FFが電気の知識というのでは，視野が狭くなるぞよ。
メカでも構成できるだろう。今時は純粋なメカで構成することは稀だが，
エアー回路だけでロジックを作り上げる欧州勢もいるからな。
- 187 名前：デフォルトの名無しさん mailto:sage [03/10/16 13:45]
- >>186
少なくともこのスレッドはHDLの事を論じるスレッドだから
基本は弱電になる。
話を発散させても無意味だろう。
- 188 名前：デフォルトの名無しさん mailto:sage [03/10/16 14:43]
- >>185
糞野郎は糞環境で仕事をしても何も感じないようだな。
そういうことを言ってるやつは生産性をまったく無視してるか、HDL以外の
まともな言語開発環境を知らん井の中蛙だ。大体コンパイルオプションの
有無と長ったらしい予約語が、厳格な表記と何のつながりがあるのか言ってみろ。
結局、糞だったんだよVHDLは。
- 189 名前：デフォルトの名無しさん mailto:sage [03/10/16 14:58]
- Verilogがそこそこ普及してる中、後発で、ほとんど機能的にも
おなじようなHDLであるVHDLが出てきたのか全く意味不明。別に新しい
ことが出来るわけでもなく、設計現場に余計な労力を使わせただけで
結局Verilogに取って代わるシェアを奪ったわけでもなく次世代言語が
登場しようとしてる。
- 190 名前：デフォルトの名無しさん mailto:sage [03/10/16 15:25]
- >>188
なんだ結局良くVHDLを使いこなせてない半可通か。
馬鹿みたいだなお前。
- 191 名前：デフォルトの名無しさん mailto:sage [03/10/16 15:45]
- それ以前にVHDL糞派はタイプが面倒くらいしか言うことが無いんだろう。
本当に馬鹿な論理だ。
- 192 名前：デフォルトの名無しさん mailto:sage [03/10/16 16:07]
- そもそも回路図で入力するのが面倒だからHDLを使う。
省力化はきわめて重要なファクターであることにも気づかない大マヌケ
- 193 名前：デフォルトの名無しさん mailto:sage [03/10/16 16:28]
- 選択の自由も無くてただただ日々コード書きこなしてる下請け３チャン企業勤めしてるのかお前->>190
お前のやってることは設計じゃなくて、日記つけてるのと同じ。日記は家でつけろ。
- 194 名前：デフォルトの名無しさん mailto:sage [03/10/16 16:58]
- >>193
結局仕事出来ない奴がその理由をツールに求めてるだけでしょ？
お前の場合。
- 195 名前：デフォルトの名無しさん mailto:sage [03/10/16 17:04]
- へー最近はVHDLを腐すにもなかなか屁理屈が必要なんだな。
ま、どっちも使ってると一寸面倒かなー程度で別にここまで
切れる程の事は無いと思うが？
一寸心を病んでるんじゃないですか？
- 196 名前：デフォルトの名無しさん mailto:sage [03/10/16 17:31]
- 素朴な疑問。
ほとんど特徴の差が無いVHDLとVerilogをなんで両方使ってるの？
差が無いならどっちか一方だけ使ってればいいじゃん。
- 197 名前：デフォルトの名無しさん mailto:sage [03/10/16 17:46]
- >>193
うツ！反論できない
- 198 名前：デフォルトの名無しさん mailto:sage [03/10/16 20:07]
- >>196
そりゃ納入先の仕様による。
- 199 名前：デフォルトの名無しさん mailto:sage [03/10/16 21:53]
- LSI設計にしても装置設計にしても、構想設計から最終製品まで仕上げるような
仕事であればHDLのたらいまわしなんかされない。あれこれやってるように見えて
も所詮は製品の一部のお手伝いをしてるだけ。まっとうな大学出てまっとうな就職
して自分が望まなければそんな風にはならない
- 200 名前：デフォルトの名無しさん mailto:sage [03/10/16 22:02]
- なんか荒らしみたいになってるんですが・・・。
学歴の話までし始めたら本当に頭がおかしいのかと
疑わざるを得ない。
貴方が見ている世界だけが全てではない事を知りましょうね。
世の中メーカーしか無い訳じゃない。
外注を卑しむとも捉えられかねない書き込みは見苦しいと
しか言いようがないよ。
- 201 名前：デフォルトの名無しさん mailto:sage [03/10/16 22:27]
- >>198
なーるほど！食うために選択の余地なんかないわけか。そりゃ設計の優劣なんか
議論しても始まらないわけだね。お客様のお気に召すままってことだね。
- 202 名前：デフォルトの名無しさん mailto:sage [03/10/16 23:04]
- 馬鹿もここまで来ると哀れですらある。
- 203 名前：デフォルトの名無しさん mailto:sage [03/10/16 23:25]
- >>201
特に何かおかしいとこを言っているとは思えません。
荒らし目的なら何処か余所のスレッドで御願いします。
- 204 名前：デフォルトの名無しさん mailto:sage [03/10/17 21:14]
- 他のソフトウェア記述言語（語弊があるかもしれんが）スレならともかく
よもやこのスレがこんな荒らしを受けるとはおもわなんだ。
- 205 名前：デフォルトの名無しさん mailto:sage [03/10/17 22:42]
- 暇だからVHDLでも書こうかな
- 206 名前：デフォルトの名無しさん mailto:sage [03/10/17 23:45]
- >>204
昨日からここに張り付いてる奴ってなんか気持ち悪いよね。
- 207 名前：デフォルトの名無しさん [03/10/30 17:38]
- hosyuage
- 208 名前：デフォルトの名無しさん [03/11/01 19:50]
- >>13
CyberDogっていうC言語がらみの論理合成ツール
評判よくない
- 209 名前：デフォルトの名無しさん [03/11/01 21:44]
- なんか久々にあがってる。
水面下で結構のびてたんだね。
>>188
＞HDL以外のまともな言語開発環境を知らん井の中蛙だ。
自分HDLしか知らないんだが、どんなのがあるのかな？
ｶｽﾀﾑLSIとか作るのも知らん。
- 210 名前：デフォルトの名無しさん mailto:sage [03/11/01 22:18]
- >>209
馬鹿を呼び込む蒸し返しは遠慮願いますかね？
それとも荒らしたいのか？
- 211 名前：デフォルトの名無しさん [03/11/20 20:43]
- 最近(ﾟДﾟ )ｳﾏｰになるかもと思ったのが、
SFLで記述してverilogに変換して使う。ってやつ。
ET2003で東海大学？がその変換プログラム公開してたが、なかなかだった。
ネットで落とせるみたいなこといってたが、そのときのパンフ行方不明ｗ
多分検索すればでてくるんだろうけどね。
とりあえずSFL自体はかなり書きやすい言語だけに、変換プログラムさえマトモならかなり楽になりそう。
すくなくとも最近はやりのＣでのコーディングよりは直感的に書けると思うよ。
- 212 名前：デフォルトの名無しさん mailto:sage [03/11/24 11:20]
- 最近、systemCを教えて下さいってねーちゃん３人組がでてるCMがあった。
本当はシスティナCといってるらしいが。
- 213 名前：デフォルトの名無しさん mailto:sage [03/11/26 13:18]
- >>211
でも同期回路オンリーじゃなかったか？＞SFL
- 214 名前：デフォルトの名無しさん [03/12/01 23:50]
- VHDLってCが出来たら要らなくなるのか？
最近ハードに近い仕事がしたくて色々調べてみたがやっぱりVHDL→Cってしな
いといけないのか？
Cをやってたら大体言語の意味は解るのか皆さんの意見をキボンヌ
- 215 名前：デフォルトの名無しさん [03/12/06 21:59]
- 工学版のVerilog VHDLスレでこんなのあった。どうよ。
皆、バスブリッジなんかのシステムLSIばっかで、モノ本のﾌﾙｶｽﾀﾑはさておき、ｶｽﾀﾑLSIなんかやらん(機会がない)のかな？
>white.csys.ce.hiroshima-cu.ac.jp/~kitamura/public/note_12.pdf
>↑ストアドロジック(マイクロ命令)についてでているね。
>図が出るのが遅いから、右クリックで取り込むのが吉。
>p3には基本の垂直型が。p4には水平型がでている。
>p3の図では、CPU命令を取り込んで、それを順序制御かけてCPU内各所のﾄﾗﾝｽﾎﾟｰﾄのｽﾃｰﾄへ制御信号だしてる様(ﾚｼﾞｽﾀﾄﾗﾝｽﾌｧ)が見てとれる。
>最近は、高速化の為にストアドロジックじゃなくてワイヤードロジックで組んでるのかな。
>動作は同じだと思うけれど・・・。
ところで、俺、CISCとRISCの性能の違いがしっくりこないんだよな。(特にCPUに対する負荷。サイトによって書いてあることまちまち）
CISCってもともと、INTEL系のｱﾄﾞﾚｽﾗｲﾝ､ﾃﾞｰﾀﾗｲﾝ共有の為(今は違うけど)の時間的ロスを補う為に、CPU命令を増やしたところから至ってるんでしょ。(パイプラインバスもその為だけど)、
対してRISCはMOTOROLLA(後のPOWERPC)に代表されるようにｱﾄﾞﾚｽﾗｲﾝ､ﾃﾞｰﾀﾗｲﾝ別々のパラレルに太いﾗｲﾝもってて、CPU命令を単純にして、CPU内処理を早めようとしたのがRISCでしょ。
この２つの性状の違いってどうよ。
- 216 名前：デフォルトの名無しさん mailto:sage [03/12/06 23:21]
- 君の書いた文章通りの違い
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