暇だからVHDLでも書こ ..
75:デフォルトの名無しさん
03/04/06 12:45
>>73
VHDLなんかが出てきたときにも、同じこといわれたことを
思い出す（ｗ ＞ハードエンジニア不要論
歴史は繰り返すな。
76:デフォルトの名無しさん
03/04/07 19:09
＜イントロダクション＞ プログラムがそのままチップになる
＜第1部＞ 回路なんて誰でも作れる 脱ハードウエア指向へ
＜第2部＞ 数千行でチップができる C言語がLSI設計を効率化
URLﾘﾝｸ(ne.nikkeibp.co.jp)
77:デフォルトの名無しさん
03/04/07 20:11
>>76
流石日経。
知った顔で嘘を並べるのが得意だな。
78:デフォルトの名無しさん
03/04/07 21:34
>>77
嘘だとは思わんが、ハード知らない香具師は勘違いするだろうな
と思う。あくまでも「脱HW指向」「設計効率化」でしかないだろう。
しかし、FPGAみたいなソフトなハードウェアが増えてきて、
ソフト屋の出番が増えた事も事実だと思われ
79:デフォルトの名無しさん
03/04/08 23:20
プログラムがチップになるんじゃないんだよな。
回路/タイミングをテキスト（言語)で記述できるってのが正しい表現だと思う。
プログラムとはまったく違う。
それにしてもVHDL喜んで書いてる香具師。よくあんなので書いてて嫌にならないな。
Verilogの方がずーッといい
80:デフォルトの名無しさん
03/04/09 01:37
＜イントロダクション＞ 回路図でない言語がそのままチップになる
＜第1部＞ 回路なんて誰でも作れる 脱ハードウエア指向へ
＜第2部＞ 数千行でチップができる VHDL言語がLSI設計を効率化
まさにデジャビュ（ｗ やり口が１０年前と何も変わってない
81:デフォルトの名無しさん
03/04/09 09:05
>>79
VHDL、Verilog論争は書きやすさ、Simの面からVerilogの方が
良いだろうね。
ただ、漏れはVHDLが好き。 ま無意味な論争だけどね。（ｗ
82:デフォルトの名無しさん
03/04/09 09:16
>>78
アルゴリズム検証とハード実装は一寸違った方向のそれぞれ
別の技術だから融合はありがたい事でし。
ただ、Cで書いてHDLをはき出すってってやり方だと出来た、
HDLの品質を確認する、でそのHDLか作られる回路を想像する・・・
便利になるかもしれないけど出来上がった回路に不具合が
見つかった時、Cのソース迄戻ると論理合成によって回路が
どう変わるか想像できないからASICなら製造のTATが長そう。
83:デフォルトの名無しさん
03/04/10 23:42
ML→C： 結局C知らん駄目ぽ
C→RTL： 結局RTL知ら(略)
RT(略)
84:デフォルトの名無しさん
03/04/11 00:09
>78
禿同
敷居が低くなっているのは確か。やたら速いもんでなければなんとかなっちまう。
危機感を感じた漏れは転職しますた。
85:デフォルトの名無しさん
03/04/11 12:56
>>82
FPGAならTATもそんなかかんない.
>>83
何でMLから始まる?
>>84
転職して何なった? ソフト屋?
ハード知ってるソフト屋は重宝がられるだろうけど、...
86:デフォルトの名無しさん
03/04/11 13:23
>>85
FPGAだけで開発が終わるならそれで良いよ。論合成毎に
結果が全く違っても何の支障もないしな。
ま、合成、配置後み見つかった不具合をソースレベルまで
フィードバックする作業は言語設計には付き物の問題点
だしな。
で最近FPGAの普及のお陰で勘違いプログラマーが増えて困る。
マジで。
それがシステムCの所為で更に進むと思うと鬱だ。
87:デフォルトの名無しさん
03/04/11 17:37
アセンブラの手放せないプログラマが如き見解かも…
88:デフォルトの名無しさん
03/04/11 21:15
>>87
でもそう言うエンジニアは必ず必要だからね。
ROM化した後でバグ発見マスクはもう発注済み的な
苦しさを体験した事無いだろ君。
89:デフォルトの名無しさん
03/04/11 23:42
クラス図作れば終了ですが何か？
…そんな時代来るのイヤン（´д｀）
90:デフォルトの名無しさん
03/04/12 08:30
少なくともそういうこと言う奴は、近いうちに出てきそうだが…
91:84
03/04/12 10:55
>85
装置屋かな。とある装置を開発する為に必要なことをする、ってとこか。
仕様を作るのが主な仕事なので、少なくとも自分でゴリゴリHDLを書くってのはもう無さそう。
>86,88
でも、全員がそんなことまで判らなくてもなんとかなる時代なんだよな。
ゲート換算で数百万ぐらいのチップが10mm角未満になってるのを見ると、小手先の技巧で時間
かけてるのは意味無いと思うよ。
CADでゲート置いてた頃が凄く懐かしいよ。戻りたくないけど。
92:デフォルトの名無しさん
03/04/12 10:55
>アセンブラの手放せないプログラマが如き見解かも…
はぁ？
>クラス図作れば終了ですが何か？
状態遷移図からHDL吐くツールは既にある
93:デフォルトの名無しさん
03/04/12 13:38
>>91
その程度だから転職って事になるんだよ。
納得した。
94:デフォルトの名無しさん
03/04/12 14:05
大手みたいに「ここだけ」って仕事を切れるような会社は良いけど
中小みたいに殆どの作業に顔を出さないと行けないと大変だよ。
95:89
03/04/12 22:00
>>92
>>状態遷移図からHDL吐くツールは既にある
うい。以前教育受けたですよ。
まあ、面白かったけどね…。
96:デフォルトの名無しさん
03/04/12 23:43
物作りをなめた奴が、これからはHDLだ、とか言って導入に失敗した
例をリアルに見た事があるから、Cが色んな意味で問題解決のための
手段でしか無いと言う事を認識しないとやっぱり失敗するんだろうな。
97:デフォルトの名無しさん
03/04/14 17:32
静かになったと思ったら、機械板のスレに移ってたのね
【always】Verilog&VHDLスレ【process】
ｽﾚﾘﾝｸ(kikai板:788-番)
残念だが VHDL の時代は終わったらしい
98:デフォルトの名無しさん
03/04/14 22:14
>>97
ま自然終息だろうな。当分無くならんだろうが。
99:デフォルトの名無しさん
03/04/15 10:34
VHDLなくならないでしょ
100:デフォルトの名無しさん
03/04/15 20:25
>94
スキルは中小の方が身に付くぞ。
大手で「ここだけ」って仕事してたのがリーダーになって、とんでもないことに
なりかけたのを見たことがある。
101:デフォルトの名無しさん
03/04/15 21:07
>>100
案外その手の失敗は、ありますよ。
うちの場合外注として大手を使って失敗する例の大半がそれかも。
102:54
03/04/15 21:08
LSI業界って一番おいしいのがEDA屋だろうなー
オラも論理合成とかシミュレーター作りたいけど
Synopsysにはかなわないなー。
103:デフォルトの名無しさん
03/04/15 22:03
じきにフリーで高性能なシミュレータが出てきてメシの喰いあげになるさ
104:デフォルトの名無しさん
03/04/15 22:13
>>103
あり得ないとは言わないが、でも残念ながら現実はコンパイラも
有料の物の方が優れているからね。
バグ、出来上がってきた物の品質を考えると優秀でもフリーの
物は使えないと思われ。
105:デフォルトの名無しさん
03/04/16 12:53
>>104
品質保証はEDA屋でなくユーザ（LSIデザイナー）がやる
⇒ オープンソース、フリーソフトの品質と同じ議論になる
日本のLSI業界は各LSIメーカが自前で設計開発ツールそろえて品質まで面倒見ようとして破綻してるよね
PCソフトと同じ様な構図では
PCソフトほど市場が大きくはないって事が違うかも
106:デフォルトの名無しさん
03/04/16 21:17
>104
そこらへんも SystemC に期待する理由の一つなんだが。
シミュレータのライセンス気にせんですむし。
107:デフォルトの名無しさん
03/04/17 12:45
SystemC ってシノプシスの仕掛けた木馬では?
ってゆー噺がシム板スレ↓の20あたりに書いてある
ｽﾚﾘﾝｸ(sim板)
108:デフォルトの名無しさん
03/04/17 13:39
>>107
まー業界を知ってる人なら一度は考える与太話でしょう。
信憑性は、無いとは言わないってレベル。
109:山崎渉
03/04/17 15:17
（＾＾）
110:デフォルトの名無しさん
03/04/17 17:12
俺なんでこのスレ読んでるんだろ…
秋まで通信屋さんだったはずなのに……
111:デフォルトの名無しさん
03/04/17 18:57
嵐で下がってしまったので、あげついでにオープンなＥＤＡのリンクをいくつか
GPL'd suite of EDA URLﾘﾝｸ(www.inblue.com)
Open SystemC Initiative URLﾘﾝｸ(www.systemc.org)
SpecC Technology Open Consortium URLﾘﾝｸ(www.specc.gr.jp)
112:デフォルトの名無しさん
03/04/17 21:56
>>68 何でCなのかな？ってそらユーザ数が多いからに決まってンべ
ユーザ数で決めんなら、やっぱCOBOLでは? (w
…とか訊いてみるテスト
113:デフォルトの名無しさん
03/04/19 22:17
HDLによるVLSI設計―VerilogHDLとVHDLによるCPU設計 深山 正幸 (著)
URLﾘﾝｸ(www.amazon.co.jp)
アマゾンにお薦めされたんだけど(笑)
これ読んだ人います？どんなもんでしょ？
114:デフォルトの名無しさん
03/04/20 01:55
>>113
この時期にはこの手の入門書はよく売れる。
そんだけ。
立ち読みせい。
115:山崎渉
03/04/20 03:15
∧＿∧
（ ＾＾ ）＜ ぬるぽ（＾＾）
116:デフォルトの名無しさん
03/04/30 12:56
>>114
何故「この時期」？
すごいCPU作るんだ！と意気揚々な新人さんがイパーイだから？
で、しばらくすると理想と現実の差に気づいて意欲喪失？
117:デフォルトの名無しさん
03/04/30 15:25
>>116
> で、しばらくすると理想と現実の差に気づいて意欲喪失？
その程度の新人は大成出来ないだろうな。
夢見がちなのはもっと困るが。（ｗ
118:デフォルトの名無しさん
03/04/30 20:45
大成できなくても、新人は >>113 の本の売れ行きに貢献する…
のは口惜しいから >>114 は立ち読みを薦める。
119:デフォルトの名無しさん
03/05/02 16:31
>>118
出版社の方ですか？（ｗ
もう少し知的な事を言いましょう。
120:デフォルトの名無しさん
03/05/11 04:56
誰かフリーのシミュレータ作ってよ。
下手なもの作るよりよっぽど有名になれるよ。
121:デフォルトの名無しさん
03/05/11 18:56
論理シミュレータなら、sourceforge.net あたりさがすと
いくつか出てくるが、物理シミュレータとなったら、
データシートだけで作れるようなシロモノじゃないからのう。
122:山崎渉
03/05/28 13:11
∧＿∧
ﾋﾟｭ.ｰ ( ＾＾ ） ＜これからも僕を応援して下さいね（＾＾）。
＝〔~∪￣￣〕
＝ ◎―◎ 山崎渉
123:デフォルトの名無しさん
03/06/22 23:27
少なくともそういうこと言う奴は、近いうちに出てきそうだが…
124:デフォルトの名無しさん
03/06/23 00:09
SystemCって無料で遊べるらしいな。
論理シミューレータもついてるのかいな？
125:デフォルトの名無しさん
03/07/11 23:00
VHDL じゃなくて Verilog-HDL なんだけど、質問して良い？
今日はじめてVerilog-HDL 習ったんだけど、
計算精度が良くわからんので、以下の結果と解説きぼんぬ。
wire [3:0] a1, a2, a3, a4, a5, a6;
assign a1 = 3'b100 + 3'b100;
assign a2 = (4'b1000 + 4'b1000) >> 1;
assign a3 = 5'b10000 >> 1;
assign a4 = 4'b1111 << 16 >> 16;
assign a5 = 4'b1111 << 16 >> 16 ^ 16;
assign a6 = 4'b1111 << 32 >> 32 ^ 32;
126:デフォルトの名無しさん
03/07/11 23:13
>>125
自分で合成すりゃわかるだろ
解説だけしてみる
a1 a2) 加算は暗黙のキャリーが最上位に足されるのでビット数が1つ増える。
a2 a3) ビットの拡張は暗黙的に行われるが縮約は行われない。
a4 a5 a6) ﾏﾝﾄﾞｸｾ
127:デフォルトの名無しさん
03/07/11 23:23
>>126
結果はわかるんだが、理由がわからんのだよ。
なぜ a4 と a5 が異なるのか。
なぜ a5 と a6 が異なるのか。
...
128:山崎 渉
03/07/15 09:55
__∧＿∧_
|（ ＾＾ ）| ＜寝るぽ（＾＾）
|＼⌒⌒⌒＼
＼ |⌒⌒⌒~| 山崎渉
~￣￣￣￣
129:デフォルトの名無しさん
03/07/24 19:12
|-`).衆(・・・・・・・・・)
130:デフォルトの名無しさん
03/07/24 19:13
ieeeって小文字で書くとなんかまぬけだなぁ。
131:論理合成可能なBASIC
03/07/24 22:34
>102
諦めるんじゃねー。
作るんだよ。作ってStallman様に献上して、GNU logical simulator
の名を、栄誉を受けるんだ。そして、EDAベンダ「概要」「拍子」の
ビジネス基盤を・・・。
そしてキミは半導体産業の救世主となる。
怒った「概要」「拍子」連合はゴルゴ13を雇うこと必至。
そこからがキミの本当の戦いだ。
132:山崎 渉
03/08/02 02:22
（＾＾）
133:デフォルトの名無しさん
03/08/15 14:12
>>80
おそらく、日経の記事自体は外国（アメリカ？）人が書いているんですよね。
要は、悪質なＥＤＡベンダかＩＰベンダ、コンサルタントとが自らの収益を上げるために、
プログラミングの世界から回路設計の世界へ人を誘導して、回路の事を知らない人間
から金を巻き上げるために意図的に書いている原稿でしょう。
金をつぎ込んだ利用者は一応開発は成功するが、利益はベンダに持って行かれて、
また、巻き込まれて怪我をする人間も大勢出る。でも、悪質なベンダは自分さえ儲かれば
良い。
まあ、自衛できずに騙される人間も悪いかもしれないが、この辺りの事情は知っている筈なのに、
それを誌面に掲載して、この業界を混乱させる片棒を担いでいる日経は×。悪質な記事は掲載
してはいけない。だってこれって詐欺の幇助に近くない？しかも公の雑誌で。
134:デフォルトの名無しさん
03/08/15 14:33
>>133
日経とは消費を煽るためだけの媒体だから問題ないんでしょ。
問題なのはあんなものに書かれたことを鵜呑みにしてしまう
おめでたいひとの頭の方。
135:山崎 渉
03/08/15 15:10
(⌒V⌒)
│ ＾ ＾ │＜これからも僕を応援して下さいね（＾＾）。
⊂| |つ
（＿）（＿） 山崎パン
136:デフォルトの名無しさん
03/08/16 18:11
保守
137:デフォルトの名無しさん
03/08/17 23:53
実際の所、ソフト屋あがりのHDL使いって、
どんな目的の、どれくらいのゲート数の回路を設計してるの？
138:デフォルトの名無しさん
03/08/18 00:21
>>137
ただのアルゴリズム検証ではないかな？
正直、ソフト上がりが使い物になるレベルに達するには
相当時間がかかるよ。
139:デフォルトの名無しさん
03/08/18 01:05
>>138
最近は、ゲートレベルまでは突っ込んでできるほど、回路規模が小さくないから、
みんなRTLだと聞いているけど、それでも、ソフトあがりは出番なしかな？
140:デフォルトの名無しさん
03/08/18 01:32
>>139
RTLを書こうとするとかなりハードに精通してる必要がある。
ゲートレベルとRTLでは比較にならないが、そもそもゲートレベルを
表現するためにHDLが存在するわけではない。
141:デフォルトの名無しさん
03/08/19 01:33
>>137
本業ソフト屋(いや、すでに鯖屋だな…)で
日曜工作でVerilogいじって遊んでます。
CQのStratix EP1S10 基板使って遊んでますが
面積いっぱいいっぱいでそれでも内部160MHzで回ってます。
つーかバス速度が10MHzそこらの時代に基板起こしたことがありますが(w
漏れ思うに、やっぱりデバイスの知識がない人間が書いた
論理はｳﾝｺだと思うわ。
Verilogはすれ違いなのでsage
142:デフォルトの名無しさん
03/08/19 03:14
>>141
Verilogは、ｃに近いからソフト屋には馴染みやすいかもね。
次はシステムｃの時代だろうからもっとやりやすくなるだろう。
でも、やっぱりハードをある程度解ってないと（以下略
143:デフォルトの名無しさん
03/08/19 05:13
ハードに精通していると言えるのは、どの程度のことを知ってないといけないの？
144:デフォルトの名無しさん
03/08/19 09:13
>>141
具体的になに作ってるんだい？興味ありあり。
教えてクレクレ
145:デフォルトの名無しさん
03/08/19 12:39
>>143
RTLとは何かとか、クロックとデータの関係を理解している必要が
あるだろうね。
146:デフォルトの名無しさん
03/08/19 21:41
RTLレベルの言語設計やっていると、ビヘイビアレベルの言語設計で
どこまでできるのか、興味あり、冗長回路ができそうな、複雑な気分。
147:教えて訓
03/08/20 12:51
ただでVHDLを使えるツールをダウンロードできるサイトを教えてくれ
148:デフォルトの名無しさん
03/08/20 13:08
>>147
例えば、URLﾘﾝｸ(www.altera.co.jp) とか？
ここに限らずFPGAのメーカーって、有料の開発ツールのほかに、
無料のバージョンも用意しているみたい。
149:デフォルトの名無しさん
03/08/21 00:55
また、DesignWaveの付録にCPLD基板が付くみたいだね。
今度はLEDとかも載るようで。
150:デフォルトの名無しさん
03/08/21 04:00
>>149
来月発売のやつだね。楽しみ。
151:148=150
03/08/21 04:03
ところで、148に書いたリンク先で、試しにQuartus II Web Editionを
ダウンロードして、ライセンスキーも入手したんだが・・・
（製品版をアルバイト先で使っているので）
インストールしようとしてダウンロードした .exe ファイルをダブルクリックしても、
ファイル展開中に「×」というマークだけのダイアログが表示されて、
インストーラーが起動しないや。別のフォルダに移動してみたり、いろいろやった
けど、だめ。
152:デフォルトの名無しさん
03/08/21 10:27
>>151
まさかW98とかWMEに挿れようとしてるんぢゃねーだろな??
ｳｿｺｰ
153:148=150
03/08/21 10:43
>>152
なるほど。
WinXP だけど、HomeEdition なんだよなぁ・・・ そのせいかも知れない。
インストーラーは Win2000 か XP Pro かのチェックしかしてなかったりして。
旧バージョンはWin98とかにも対応しているらしいけど、さて、どうしようかな。
154:141=152 ◆TMMMMMMMMM
03/08/21 14:26
>>144
もの凄い勢いでCrypt(3)を計算するマシーンです。
>>153
WXP の基本構造は W2k と対して変わらないはず(つまりWMEとかと違う)
ので、何が悪いんだろうね、それはわからないけど、
Home editionは、いくつかファイルが欠けてたりするから、そういう問題かな?
手元に XP Home がないので追試することができん。
155:デフォルトの名無しさん
03/08/21 21:45
>>149
デザインウェーブマガジンのページみたけど、
基盤にFPGAとレギュレータ（おそらく2.5Vと3.3V）だけだったね。
ダウンロード回路とかクロック源とかは自作しる、ということか・・・
でもほすぃ。
156:デフォルトの名無しさん
03/08/22 21:02
その程度の知識しかない奴は買うなって事だよ。
157:デフォルトの名無しさん
03/08/23 01:16
クロック源つーたって、楽にすませたければOSCつけりゃいいし。
ダウンロード回路なんて、別に面倒くさければ買うことだってできるし。
買うつもりだけど、また放置しそうだなぁ・・・・
158:デフォルトの名無しさん
03/08/23 01:47
>>156
155は漏れだけど、言い訳させてくれよぅ。
仕事でFPGAを含むロジック回路を作っているので、
クロックとかダウンロード回路も、
自作の面倒くささは体験ずみだから、
ぼやいちゃったわけです。
まぁ知識ないってのは当たっているけどさ。
159:デフォルトの名無しさん
03/08/23 02:32
>>158
簡単だよ。
知識が無いって言うより不器用なんだな。
やっぱ逝ってよしだ。（ｗ
160:デフォルトの名無しさん
03/08/23 16:35
>>159
負けず嫌いの奴だな（ｗ
161:デフォルトの名無しさん
03/08/23 20:04
>>159
あのぅ・・・回路自体が複雑じゃないってのは同意だけど、
ユニバーサル基盤でジャンパ線をハンダ付けする面倒くささって
解んないかなぁ・・・(´･ω･`)
器用な人がうらやますぃよ。
VHDLと関係ない話になってしまってごめんよぅ。
162:デフォルトの名無しさん
03/08/24 00:34
>>161
全然面倒臭くないよ。
それどころか楽しい。
163:デフォルトの名無しさん
03/10/03 19:35
保守age
164:デフォルトの名無しさん
03/10/03 21:55
>>162
（ ´,_ゝ`）ﾌﾟｯ
165:デフォルトの名無しさん
03/10/04 00:45
>>164
不器用は氏ね
で良いのか？流れ的に
166:デフォルトの名無しさん
03/10/14 20:44
しまった！興味を持ったら先月号になっちまったぞ！＞DesignWave
バックナンバーとしてゲトする価値アリ？
それとも秋月のPICプログラマキットのFPGA版みたいなもののほうが
全部まとまってて楽かしらん。
167:デフォルトの名無しさん
03/10/14 20:56
>>166
URLﾘﾝｸ(www.cqpub.co.jp)
こういうのか。
( д ) ゜ ゜ﾀｶｰ
168:デフォルトの名無しさん
03/10/14 21:15
他にはヒューマンのがあるけど安くはないね。
169:２７歳＠風邪と欝で有休
03/10/15 10:17
凡人のソフト上がりじゃたぶん、苦労するだろうな。
ちなみに凡人以下幼稚園児以下な俺は、三年たっても
ダメぽ。そろそろ潮時かなとーさん。
170:デフォルトの名無しさん
03/10/15 11:00
>>169
取り敢えず簡単な電気の基礎から入れ。
言語だけわかっても現実に使えなければ全くの無意味だからな。
171:デフォルトの名無しさん
03/10/15 15:16
>>166
10月号買おうかと思ったら在庫ﾅｼだってさ…
しかたないからFPGAとユニバーサル基盤買ってくるか
172:デフォルトの名無しさん
03/10/15 17:59
>>171
そりゃ乗り遅れたお前が悪い。
173:デフォルトの名無しさん
03/10/15 18:17
>>171
漏れは2冊ゲトした。どうだ？うまやらしいか？
174:デフォルトの名無しさん
03/10/15 18:18
漏れ五冊。
一冊五千円でお売りします。
175:デフォルトの名無しさん
03/10/15 20:23
まぁ大半はコンフィグレーションROMは愚かダウンロードケーブルも作らんから
乗り遅れた人もマイペースでやっていけばいいさ・・・。
FPGAボードの製作を当分の目標として電子工作でもすれば、プリント基板
の入門もできる。
176:デフォルトの名無しさん
03/10/15 20:54
ところでこのスレでの電気ってのはどれくらいの知識なんだろうかと疑問。
まぁフリップフロップは基本中の基本ってことでいい？
もちろんRS,T,D,JKなどなど。もちろん負論理も正論理も知っているということか。
間違ってもANDとORとNAND、NOR、XORは知らないとごみとして捨てられるというわけ？
177:デフォルトの名無しさん
03/10/15 21:21
>>176
論理回路がどんな動きをするかは基本中の基本だろうな。
F/Fはその後で良いがこれも基本中の基本。
どっちも知らないと話にならんのでは？
178:デフォルトの名無しさん
03/10/15 23:05
>>177
いやこのスレに書き込んだ香具師みんなこれくらい知っているんだろうなと思っただけだよ
179:デフォルトの名無しさん
03/10/15 23:19
FFの種類（RS,JK etc.）について
基礎知識として持っているに越したことはないが、
VHDLでコーディングする際には不要な知識。
例えばRS_FFやらJK_FFというcomponentを作って
top entityでそれらを組み合わせる・・・
・・・なんてコードを組んでしまう設計じゃ、
言語設計の意味がなくなってしまう。
（年輩の技術者がVHDLを習うと、
どうしてもこういう設計をしてしまう模様）
RTLレベルで信号の流れをイメージ化して
コードを組むことができれば、
VHDLを使う限りにおいては一応合格ではなかろうか。
といいつつ、実機でのdebugレベルになると
間欠症状の不具合を考えるとき、
setup/hold timeの概念も持っていないと、
論理が正しいのに、なぜ！と嵌ってしまう罠。
180:デフォルトの名無しさん
03/10/16 00:31
>>179
HDLでRSFF系のFFってのは論外だし、そもそもFPGA等では禁じ手の一つだよ。
そもそもそんな非同期な回路を書く為の物では無いしね。＞HDL
しかし論理回路を理解する上で知っていて欲しい知識ではある。
今となってはあくまで知識レベルであって必須では無いが。
181:デフォルトの名無しさん
03/10/16 00:53
>>180
そうそう、VHDLセミナーを受講した際に、
講師が口酸っぱくして言っていたのが
「同期回路の設計！ゲートクロックを使うな！」
だった。
元々ソフト屋だったので、その概念を抵抗なく受け入れられたけど、
74シリーズでハードを組んでいた年輩の技術者にとっては、
どうも馴染めないようですな。
182:デフォルトの名無しさん
03/10/16 02:18
同期非同期ってのは
同期
「ホレッ」
「イヤーン」
非同期
「ホレッ」
「アッアッアッ・・・イヤーン」
こんな感じですか？
183:デフォルトの名無しさん
03/10/16 02:30
>>182
つまんね
184:デフォルトの名無しさん
03/10/16 04:40
VHDLなんかよく書けるな。そりゃそういう仕事請け負ってこられて書かされるような
会社ならしゃーないんだろうが。プログラム言語を知ってるならあの仕様は苦痛な
だけだろ？コンパイルオプションなんか事実上無いに等しい。おまけになんであんなに
長い予約語にしたんだ。生産性超低し。Verilogもかったるいけど、VHDLと比べると
ぜんぜんまし。少なくとも苦痛じゃない。
#そろそろ、まともに使えるフリーのシミュレータと論理合成ツールってでないものかね。
#ハードゥエアベンダは情報提供嫌がるだろうな。
185:デフォルトの名無しさん
03/10/16 05:14
>>184
別に何とも思わんね。＞VHDL
逆にVerilogの曖昧に出来てしまう記述の方が合成の時
不安になるから結局似たような厳格な記述になる。
少なくとも言語の優劣を語っても無意味。
186:デフォルトの名無しさん
03/10/16 12:41
FFが電気の知識というのでは，視野が狭くなるぞよ。
メカでも構成できるだろう。今時は純粋なメカで構成することは稀だが，
エアー回路だけでロジックを作り上げる欧州勢もいるからな。
187:デフォルトの名無しさん
03/10/16 13:45
>>186
少なくともこのスレッドはHDLの事を論じるスレッドだから
基本は弱電になる。
話を発散させても無意味だろう。
188:デフォルトの名無しさん
03/10/16 14:43
>>185
糞野郎は糞環境で仕事をしても何も感じないようだな。
そういうことを言ってるやつは生産性をまったく無視してるか、HDL以外の
まともな言語開発環境を知らん井の中蛙だ。大体コンパイルオプションの
有無と長ったらしい予約語が、厳格な表記と何のつながりがあるのか言ってみろ。
結局、糞だったんだよVHDLは。
189:デフォルトの名無しさん
03/10/16 14:58
Verilogがそこそこ普及してる中、後発で、ほとんど機能的にも
おなじようなHDLであるVHDLが出てきたのか全く意味不明。別に新しい
ことが出来るわけでもなく、設計現場に余計な労力を使わせただけで
結局Verilogに取って代わるシェアを奪ったわけでもなく次世代言語が
登場しようとしてる。
190:デフォルトの名無しさん
03/10/16 15:25
>>188
なんだ結局良くVHDLを使いこなせてない半可通か。
馬鹿みたいだなお前。
191:デフォルトの名無しさん
03/10/16 15:45
それ以前にVHDL糞派はタイプが面倒くらいしか言うことが無いんだろう。
本当に馬鹿な論理だ。
192:デフォルトの名無しさん
03/10/16 16:07
そもそも回路図で入力するのが面倒だからHDLを使う。
省力化はきわめて重要なファクターであることにも気づかない大マヌケ
193:デフォルトの名無しさん
03/10/16 16:28
選択の自由も無くてただただ日々コード書きこなしてる下請け３チャン企業勤めしてるのかお前->>190
お前のやってることは設計じゃなくて、日記つけてるのと同じ。日記は家でつけろ。
194:デフォルトの名無しさん
03/10/16 16:58
>>193
結局仕事出来ない奴がその理由をツールに求めてるだけでしょ？
お前の場合。
195:デフォルトの名無しさん
03/10/16 17:04
へー最近はVHDLを腐すにもなかなか屁理屈が必要なんだな。
ま、どっちも使ってると一寸面倒かなー程度で別にここまで
切れる程の事は無いと思うが？
一寸心を病んでるんじゃないですか？
196:デフォルトの名無しさん
03/10/16 17:31
素朴な疑問。
ほとんど特徴の差が無いVHDLとVerilogをなんで両方使ってるの？
差が無いならどっちか一方だけ使ってればいいじゃん。
197:デフォルトの名無しさん
03/10/16 17:46
>>193
うツ！反論できない
198:デフォルトの名無しさん
03/10/16 20:07
>>196
そりゃ納入先の仕様による。
199:デフォルトの名無しさん
03/10/16 21:53
LSI設計にしても装置設計にしても、構想設計から最終製品まで仕上げるような
仕事であればHDLのたらいまわしなんかされない。あれこれやってるように見えて
も所詮は製品の一部のお手伝いをしてるだけ。まっとうな大学出てまっとうな就職
して自分が望まなければそんな風にはならない
200:デフォルトの名無しさん
03/10/16 22:02
なんか荒らしみたいになってるんですが・・・。
学歴の話までし始めたら本当に頭がおかしいのかと
疑わざるを得ない。
貴方が見ている世界だけが全てではない事を知りましょうね。
世の中メーカーしか無い訳じゃない。
外注を卑しむとも捉えられかねない書き込みは見苦しいと
しか言いようがないよ。
201:デフォルトの名無しさん
03/10/16 22:27
>>198
なーるほど！食うために選択の余地なんかないわけか。そりゃ設計の優劣なんか
議論しても始まらないわけだね。お客様のお気に召すままってことだね。
202:デフォルトの名無しさん
03/10/16 23:04
馬鹿もここまで来ると哀れですらある。
203:デフォルトの名無しさん
03/10/16 23:25
>>201
特に何かおかしいとこを言っているとは思えません。
荒らし目的なら何処か余所のスレッドで御願いします。
204:デフォルトの名無しさん
03/10/17 21:14
他のソフトウェア記述言語（語弊があるかもしれんが）スレならともかく
よもやこのスレがこんな荒らしを受けるとはおもわなんだ。
205:デフォルトの名無しさん
03/10/17 22:42
暇だからVHDLでも書こうかな
206:デフォルトの名無しさん
03/10/17 23:45
>>204
昨日からここに張り付いてる奴ってなんか気持ち悪いよね。
207:デフォルトの名無しさん
03/10/30 17:38
hosyuage
208:デフォルトの名無しさん
03/11/01 19:50
>>13
CyberDogっていうC言語がらみの論理合成ツール
評判よくない
209:デフォルトの名無しさん
03/11/01 21:44
なんか久々にあがってる。
水面下で結構のびてたんだね。
>>188
＞HDL以外のまともな言語開発環境を知らん井の中蛙だ。
自分HDLしか知らないんだが、どんなのがあるのかな？
ｶｽﾀﾑLSIとか作るのも知らん。
210:デフォルトの名無しさん
03/11/01 22:18
>>209
馬鹿を呼び込む蒸し返しは遠慮願いますかね？
それとも荒らしたいのか？
211:デフォルトの名無しさん
03/11/20 20:43
最近(ﾟДﾟ )ｳﾏｰになるかもと思ったのが、
SFLで記述してverilogに変換して使う。ってやつ。
ET2003で東海大学？がその変換プログラム公開してたが、なかなかだった。
ネットで落とせるみたいなこといってたが、そのときのパンフ行方不明ｗ
多分検索すればでてくるんだろうけどね。
とりあえずSFL自体はかなり書きやすい言語だけに、変換プログラムさえマトモならかなり楽になりそう。
すくなくとも最近はやりのＣでのコーディングよりは直感的に書けると思うよ。
212:デフォルトの名無しさん
03/11/24 11:20
最近、systemCを教えて下さいってねーちゃん３人組がでてるCMがあった。
本当はシスティナCといってるらしいが。
213:デフォルトの名無しさん
03/11/26 13:18
>>211
でも同期回路オンリーじゃなかったか？＞SFL
214:デフォルトの名無しさん
03/12/01 23:50
VHDLってCが出来たら要らなくなるのか？
最近ハードに近い仕事がしたくて色々調べてみたがやっぱりVHDL→Cってしな
いといけないのか？
Cをやってたら大体言語の意味は解るのか皆さんの意見をキボンヌ
215:デフォルトの名無しさん
03/12/06 21:59
工学版のVerilog VHDLスレでこんなのあった。どうよ。
皆、バスブリッジなんかのシステムLSIばっかで、モノ本のﾌﾙｶｽﾀﾑはさておき、ｶｽﾀﾑLSIなんかやらん(機会がない)のかな？
>URLﾘﾝｸ(white.csys.ce.hiroshima-cu.ac.jp)
>↑ストアドロジック(マイクロ命令)についてでているね。
>図が出るのが遅いから、右クリックで取り込むのが吉。
>p3には基本の垂直型が。p4には水平型がでている。
>p3の図では、CPU命令を取り込んで、それを順序制御かけてCPU内各所のﾄﾗﾝｽﾎﾟｰﾄのｽﾃｰﾄへ制御信号だしてる様(ﾚｼﾞｽﾀﾄﾗﾝｽﾌｧ)が見てとれる。
>最近は、高速化の為にストアドロジックじゃなくてワイヤードロジックで組んでるのかな。
>動作は同じだと思うけれど・・・。
ところで、俺、CISCとRISCの性能の違いがしっくりこないんだよな。(特にCPUに対する負荷。サイトによって書いてあることまちまち）
CISCってもともと、INTEL系のｱﾄﾞﾚｽﾗｲﾝ､ﾃﾞｰﾀﾗｲﾝ共有の為(今は違うけど)の時間的ロスを補う為に、CPU命令を増やしたところから至ってるんでしょ。(パイプラインバスもその為だけど)、
対してRISCはMOTOROLLA(後のPOWERPC)に代表されるようにｱﾄﾞﾚｽﾗｲﾝ､ﾃﾞｰﾀﾗｲﾝ別々のパラレルに太いﾗｲﾝもってて、CPU命令を単純にして、CPU内処理を早めようとしたのがRISCでしょ。
この２つの性状の違いってどうよ。
216:デフォルトの名無しさん
03/12/06 23:21
君の書いた文章通りの違い
217:デフォルトの名無しさん
03/12/07 00:52
素人なんですがＬＳＩとＦＰＧＡの違いを教えてください。
218:デフォルトの名無しさん
03/12/07 01:10
>>217
作り方は似ている。
FPGAもLSIもプログラムで論理を組んでそれをソフト(Cに酷似したVHDL,VelirogHDL,Cで書く専用アプリケーション)で論理合成(実際の回路化(ANDとかORとかの組み合わせ)する。
で、間違えがないがダミーの信号を入れて、回路出力を見るシュミレーション機能があるからそれをして、レイアウト(実物の回路図)にして、またシュミレーションする。
ここからが違う。FPGAはまるで、ROMを焼くようにカキコ機で電圧かければ回路が形成される。
ちょうど、EPROMのようなもの。
対してCPUは以下のような手順で回路を作る。
上記手順でできたファイルをMEBES(ﾒｰﾍﾞｽ)というファイルに変換してフォトマスク製造装置にかける。
ここで、ネガができる。写真ではネガを拡大プリントして写真にするけど、半導体製造ではそれを超縮小プリントするんだよ(最低でも1/1000倍くらい)。
思いっきりはしょっていうとできたネガフィルムに電子線を当てて(電子線描画装置で超縮小プリント)、純なシリコンチップに焼けば、ちゃんとシリコンチップ上に半導体の基本領域であるp領域とn領域が形成されていく。
もちろん、レジスト(写真の銀の用に半導体にも専用の薬品がある）、エッチングを何段階も繰り返して何層にも半導体層を築き上げていく。
219:デフォルトの名無しさん
03/12/07 01:41
>>215の
>URLﾘﾝｸ(white.csys.ce.hiroshima-cu.ac.jp)
に対して、
>p3の図では、CPU命令を取り込んで、それを順序制御かけてCPU内各所のﾄﾗﾝｽﾎﾟｰﾄのｽﾃｰﾄへ制御信号だしてる様(ﾚｼﾞｽﾀﾄﾗﾝｽﾌｧ)が見てとれる。
はちと分かりにくかったか。
トランスポートとは入出力のこと。実際はこうなってる。
0/1を入力でon/off
|
＿＿＿｜＼＿＿＿
｜ ｜／ ｜
｜ ｜
｜ ｜
｜＿／｜＿｜
＼｜
｜
0/1を入力でon,off
これで、信号路が両方向Shutされてるか、どちら側かに導通されてるかコントロールできる。
脇から入れる信号は0(GRNにつながってる),1(+につながってる),Z(どこにもつながってない。宙つり）の3パターンあるからﾄﾗｲｽﾃｰﾄ(TriState)と呼ぶ。これを>>215ではｽﾃｰﾄと略した。
図だと、各レジスタ、実際に演算するALUの出入り口にコイツが設けられているから、トライステートに信号入れてやれば、データの移動ができる。そういう意味。
220:デフォルトの名無しさん
03/12/07 02:42
>>218に追加。
MEBESファイルは、元のファイルから、pnpもしくはnpn構造を形づくれる様に、複数枚のマスク(ネガフィルム）を作ってくれる。
もちろん、画面上で、修正して作り直すこともできる。
画面上で見ると、複数枚のフィルムがあるから、ちょうど、別々の縁取りの色フィルムを重ねたように見える。
それで、何層も描画して半導体層を築く。
221:デフォルトの名無しさん
03/12/14 03:46
失業者用の職業訓練でｖｈｄｌの勉強しますた。
基礎的な電子の話から入って、ラッチやｆｆのやセレクタや
ステートマシンなども勉強して、ストップウオッチ式カウンタや
ｐｍｗジェネレータなんかもつくれるようになりますた。
が、入った派遣会社で飛ばされたところがまるっきり関係のないところですた。
222:デフォルトの名無しさん
03/12/14 03:47
工業板のＶＨＤＬスレ落ちたな。
223:hage
03/12/14 04:38
みんな仕事でVHDLかいてるのか？
ソフト系にくらべて趣味で使う比率がすくないのかなぁ？
趣味でやるにはCPLDとか天国なのに。
224:デフォルトの名無しさん
03/12/14 05:38
>>223
仕事でも趣味でも書いてるよ。
でももうすぐCに入れ替わるんだろうな。
225:デフォルトの名無しさん
03/12/15 12:56
>>224
System-C や Spec-C のスレってないよね?
そろそろ作ってもイイやうな...
226:デフォルトの名無しさん
03/12/17 19:18
初心者な質問でスマソ。
解説求む
process(CLK)--process文。この中では順次処理文で記述する
--（）の中はセンシティビティリストといい、ここに指定した信号が
--変化した時のみ、begin~end process内の記述を実行する。
--ここから下のif文についてよく分からないのです。COUNTは７ビットです
begin
if CLK'event and CLK = '1'then
if RST = '1' or COUNT = "00000000"then
COUNT <= DIP;
else
COUNT <= COUNT-'1';
end if;
end if;
end process
227:デフォルトの名無しさん
03/12/17 19:56
学生の宿題なら参考書があるから買ってきてやれ。
228:デフォルトの名無しさん
03/12/17 22:25
>>226
何がわからないかがわからない
たぶんVHDL云々より、論理回路がわかってないんじゃないの？
つーか、悩むよりもシミュレーションして波形みれば一発じゃん。シミュレーションすれ。
229:226
03/12/18 08:58
自己解決しました
230:デフォルトの名無しさん
03/12/18 23:24
みんなは趣味で何を書いているんだ？
231:デフォルトの名無しさん
03/12/22 16:37
>>230
小説
232:デフォルトの名無しさん
03/12/24 14:08
電気電子板
【悪】物性と情報工学が愚痴るスレ【代官】
ｽﾚﾘﾝｸ(denki板)l50
10 ：☆必見☆ ：03/12/24 13:19 ID:yk+hQdcF
情報工学は
・ハードと直接やり取りするOSカーネル、デバイスドライバ、ブートローダのスレ。
・カスタムLSI、システムLSIの大規模集積回路のロジックのスレ。
物性は
・液晶、有機EL、プラズマディスプレイ等のスレ。
・半導体製造でのステッパで行われるnpn、pnp、npnp構造の構築のスレ。
(個人的には、エレクトロマイグレーション、イオンマイグレーション、ラッチアップ等の故障モードにも興味あり)
辺りを建ててくれヨウ！
電子部品は物性と切っても切れない仲だし、情報では、カーネル等に関するスレを見かけないしCPUなんかのロジックを深く語るスレもあまり見受けないし。
233:デフォルトの名無しさん
03/12/24 14:23
HDLのスレで何言ってるんだ？このタコは。
234:デフォルトの名無しさん
04/01/03 10:12
ＤｅｓｉｇｎＷａｖｅの付録のＣｙｃｌｏｎｅボードで何か作った人は居ないの？
235:デフォルトの名無しさん
04/01/04 17:11
VerilogHDLについて質問させて下さい。
テキストエディタでVerilogHDLを記述し、
MAX+PLUSⅡAdvancedSynthesisにて論理合成、
MAX+PLUSⅡでシミュレーションとしたいのですが
MAX+PLUSⅡAdvancedSynthesisでのコンパイルの際に
Warning: Ignored unnecessary INPUT pin 'CLK'
Warning: Ignored unnecessary INPUT pin 'RES'
Warning: Ignored unnecessary INPUT pin 'SW0'
といった警告文が表示されます。
これのせいでシミュレーションができません。
（Ignoredと書かれたINPUTがシミュレーション段階で表示されないため）
漠然としていて分かりにくいと思いますが、
こいった警告文が出る際に直すべき箇所が分かる方が
いらっしゃいましたらぜひ教えてください。
どんなことでも結構です。お願いします。
236:235
04/01/04 17:13
すいませんあげますー
237:デフォルトの名無しさん
04/01/05 23:06
>>235
勘で。
指定しているデバイスに何か問題があるのかも。
もしくは clk, res, sw0 ピンの使い方が悪いとか。
238:デフォルトの名無しさん
04/01/07 07:31
>>235
VHDLのスレでVerilogの質問書いて、しかもageか。
おめでてーな。
漏れはVHDLで同じwarningを見たことがあるから、
多分、原因はアレだろうな。
239:デフォルトの名無しさん
04/01/10 18:31
>>235
氏ねボケが
240:デフォルトの名無しさん
04/01/13 03:13
>>235
clk, res, sw0を回路の中で使っていないとか？
>こいった警告文が出る際に
こいった際にはALTERAのサイトの中でwarningの内容を検索かけてみるとか
241:デフォルトの名無しさん
04/01/13 06:57
>>235
指定するデバイスに合わせて手動でPIN配置してみては。
242:デフォルトの名無しさん
04/02/06 21:07
VHDLのソースにタグ付けを行うツール(GNU GLOBALのようなやつ)を
どなたかご存じないでしょうか?
243:デフォルトの名無しさん
04/02/09 03:09
URLﾘﾝｸ(mito.cool.ne.jp)
244:デフォルトの名無しさん
04/03/05 05:13
URLﾘﾝｸ(www.sakai.zaq.ne.jp)
245:デフォルトの名無しさん
04/03/05 11:18
>>244
関西圏だと解るURLだな
246:デフォルトの名無しさん
04/05/18 11:43
quartusを使ってVHDLの説明やってくれてる本は何ですか？
247:デフォルトの名無しさん
04/05/18 20:38
↓コレで我慢しろ
URLﾘﾝｸ(altimanet.com)
248:デフォルトの名無しさん
04/05/18 23:45
九州なんで無理なんすよ
249:デフォルトの名無しさん
04/05/30 04:12
>235
どんなに小さくてもいいから成功したコードがあるかどうか。
input clk;
input xrst;
input i_a;
output o_b;
reg r_d;
always @(posedge clk or negedge xrst) begin
if (!xrst) r_d <= 1'b0;
else r_d <= ~i_a;
end
assign o_b = r_d;
とかでもいいからさ。
250:デフォルトの名無しさん
04/06/21 23:16
ABEL-HDLのシミュレーションソフトってあるんですか？
251:初心者
04/09/10 22:05:48
電気板の方でも全く同じ質問をしているので
大変申し訳ありませんがどうか助けて下さい。
12BITのdataを5.5という数値で
割った答えを16BITで出力する回路を
考えています。
答えに少数点以下の数値がある場合は、
整数に繰り上げます。
例えば、
(簡単のため10進数で考えると)
答えが1.1なら → 2とする
答えが1.000023なら → 2とする
といった具合です。
関係演算子「 >= 」と 加算演算子「 - 」を使って
解を求めようとしているのですが、
[ 000000111111 >= 5.5 ]
のような評価や
また、[ 000000111111 - 5.5 ]
のような計算が出来ません。
データタイプの異なるものに対して
どのようにしたら評価できるのでしょうか？
どうか教えて下さい。
252:デフォルトの名無しさん
04/09/15 23:09:19
VHDLそこそこ出来るようになったら、計測システムとかはソフト屋に出すのやめて、
とっつきにくいC++とかお勉強するのもやめて
言語が似ているPascal・Delphiとかに逝くもよいかな？
あるいはもし開発環境あるならVHDLのベースとなったAdaへ逝くって手もあるかもしれんが？
253:デフォルトの名無しさん
05/01/16 19:47:35
ほしゅ（´・ω・）
254:デフォルトの名無しさん
05/01/16 20:48:25
最近はC++が基本になってるSystemCとか流行ってるみたいだね
255:デフォルトの名無しさん
05/01/16 20:57:00
>>254
流行ってるって言っても、研究レベルでな。
256:デフォルトの名無しさん
05/01/16 20:59:07
>>255
URLﾘﾝｸ(216.239.57.104)
257:デフォルトの名無しさん
05/01/17 13:00:10
漏れが昔やってた頃はVerilogかVHDL使ってた
シノプシスがボッタクリで大儲けしてた頃（今も？）
最近はSytemCなの？本屋で糞高い本が売ってたよ
258:デフォルトの名無しさん
05/01/18 22:26:51
RTLじゃないと信用できない俺はジジイ?
259:デフォルトの名無しさん
05/01/19 21:04:50
Gateでないと信用できない人達がまだ生きています。
260:デフォルトの名無しさん
05/03/27 23:17:40
SystemCは完全に破綻しました。
261:デフォルトの名無しさん
05/06/03 05:30:34
URLﾘﾝｸ(www.ascii.co.jp)
URLﾘﾝｸ(find.2ch.net)
262:デフォルトの名無しさん
05/06/14 22:47:21
aaa
aa
263:あげ
05/07/08 05:42:53
>>260 SystemCは完全に破綻しました。
でもさ、論理順序回路を高級言語で記述するってゆー考え方は間違ってないと思うんだが、
手続き型言語がそれに向いているのかどうか、むしろ関数型（functional: 機能的）言語の方が
イイのでは？…という様な事を考えてみないか＞プ板の皆の衆!
264:デフォルトの名無しさん
05/07/08 08:43:09
>>263
関数型言語は絶対に向いてないな。
ハードウェアって再起呼び出しできないし。
っていうか、HDL の類でも、レジスタ間の結線の仕方とかを記述する部分は
手続き型で書くのが一般的だし、実際それがベストだと思う。
ハードウェア記述する上で、手続き型言語に足りてない部分は、
モジュール記述の仕方と、ビット幅指定、並列化構文かな。
モジュールの記述はオブジェクト指向言語の、interface, class 的な構文、
ビット幅指定は C++ のテンプレートみたいな感じ、
（実際、↑の2つはSpecCとかではそういう文法になってるし）
並列化構文は、Cωの奴みたいなのがあって欲しいかも。
Cωの並列化構文は、↓の Cω Concurrency に概要説明あり。
URLﾘﾝｸ(research.microsoft.com)
265:デフォルトの名無しさん
05/07/08 21:53:15
Ｃだって再帰は書けるし、プログラムの記述とそれをコンパイルした結果の回路とが
きれいに対応している必要性は、高級言語なんだから必ずしも無い。
既存のHDLはFPLを知らない人達が考えたものだろうから、手続き的に書く様になっているんじゃないのかな？
もちろん、ソフトの世界には無い様なアナログ的な問題がハードにはたくさんあって、
そう簡単に使い物になるとは思わないけど、可能性を考えてみるのは面白いと思う。
実用指向の議論は、シミュ板か電子板でやればいいし。
266:265
05/07/08 22:12:32
↑のFPLは Functional Programming Language です。
Field Programmable Logic ではありませんので、念の為。
267:デフォルトの名無しさん
05/07/08 22:35:31
>>265
いやー、ソフトの世界でも未来が薄いもんにハードの世界での活躍は期待できないと思うよ。
関数型言語もHDLも両方触ったことあるけど、両者の親和性が高いと思ったことは1度もない。
あとさ、HDLはFPLを知らない人たちが考えたという発想がまずなんかおかしい気がする。
関数型言語は、
LISPの開発開始が1958年、COMMON LISP ができたのすら1980年。
Scheme はできたのは1975年。
Haskell でようやく1987年。
一方、HDL は、
VHDL は ADA (1980年誕生)を見本にしていて、1985年に成立。
Verilog-HDL はさらに遅くて、1989年。
関数型言語を知らないってことはないと思う。
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4862日前に更新/76 KB
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