暇だからVHDLでも書こうかな

暇だからVHDLでも書こ ..

270:デフォルトの名無しさん
05/08/30 10:14:40
VHDLにおいて。以下の分を１個のレジスタで済ませるには場合にはどうすればいいんですか？
シフトレジスタだとレジスタ３つ分になりますよね・・。そうではなくて、１クロックで
SINの信号がREG1～REG３を通り、SOUTになるようにってできるんですか？意味的にはSOUT<=SINになりますが。。
　process(CLK)
if(CLK'event and CLK='1') then
REG1 <= SIN;
REG2 <= REG1;
REG3 <= REG2;
SOUT <= REG3;
end else;
end process;

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