暇だからVHDLでも書こ ..
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2:デフォルトの名無しさん 03/01/30 01:37 腹違い 3:デフォルトの名無しさん 03/01/30 01:38 回路図知らない奴がVHDL書いちゃいかｎ 4:デフォルトの名無しさん 03/01/30 01:48 VHDLのお勧めのツールを 教えてください（初心者向け） 5:デフォルトの名無しさん 03/01/30 01:52 >>4 教材って事か？ 6:デフォルトの名無しさん 03/01/30 03:26 そのとうり 7:デフォルトの名無しさん 03/01/30 03:35 暇だぁ・・・・ std_logicvectorのまま16進使う方法ないですか？ 苦し紛れにこんなことやってます i_adr_bus<=conv_integer(adr_bus); process(i_adr_bus)begin case i_adr_bus is when 16#0000# => i_dataout <= 16#58#; when 16#0001# => i_dataout <= 16#00#; 8:デフォルトの名無しさん 03/01/30 03:36 >>3 回路図しかやらないやつと、回路図を全く知らないやつとを ペアにして書かせるのがポイントだ
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4872日前に更新/76 KB
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