【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #27

【FPGA/CPLD】 XILINX ..

1016:774ワット発電中さん
20/03/26 03:22:02 mAg2OVv/.net
なんかおかしいと思ってたら、テストベンチはシーケンシャルなのね。
verilogはコンカレントなので、そのつもりで立ち上がりエッジをつくってるのに
どうしてもエッジができないので悩んでた。ｗ
always @(posedge clk)
begin
dfre2[0] = !dfre2[0] & sigin;
dfre2[1] = dfre2[0];
dfre2[2] = dfre2[1];
pls = dfre2[2];
end

周期信号の立ち上がりエッジで1クロック幅のパルスを作りたいのだが、どうしたらいいんだ？
これでいいんか？　これに気が付くのに半日かかった。ｗ
always @(posedge sigin)
begin
#DELAY;//3n delay?
pls = 1;
#CYC;
pls = 0;
end

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